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Cadence PCB 设计流程 设计项目或者库项目创建和设置（Project Manager） 项目结构和文件 **.cpm：项目文件，包含这个项目的所有设置信息，缺省的设置文件信息在安装的项目文件“cds.cpm”中。 cds.lib：库映射文件，定义了设计项目中所有原理图设计需要的库，是设计者导入的可以检验和修改的库；refcds.lib中包含项目的所有参考库。 Worklib：在这个路径中放置的是所有设计部件。 添加项目库：在写字板中最后一行输入“DEFINE mylib 目标路径\cadencelab\mylib”。 更改项目缺省库：用文本编辑器打开“Cadence 安装路径\share\cdssetup\cds.lib”文件，在文件最后一行添加“include 目标路径\cadencelab\cadencelibrary\schlib\cds.lib”。 在文件最后一行留一空行。使用“include”来设置库时，如果 Cadence 没找到这个库就会报错，而使用“softinclude”来设置库时，如果 Cadence 没找到这个库时不会报错。 原理图库创建和管理（Library Explorer and Part Developer） 原理图输入（Concept HDL） 打包设计（Physical Export） 封装库创建（Allegro and Pad Designer） PCB设计（Allegro） 同步原理图和PCB（Design Sync） 项目归档（Archive） 查找网络和元件：选择菜单命令【Tools】/【Expend】进行扩展，然后选择菜单命令【Tools】/【Global Find】 ，弹出【Global Find】对话框，快捷键Ctrl+F 键 【Copy All】命令会使对象的一些外加特性也进行拷贝 【Copy Repeat】会连续执行拷贝操作 【Display】/【Attachments】（F4 ）可显示网络名与网络线、位号与元件等属性的连接关系 【View】/【Modify Library List】用于编辑 cds.lib 和 refcds.lib 文件 【View】/【Refresh】重新调用 cds.lib 或者 refcds.lib文件来刷新库