VHDL数字电路设计顺序代码概要.pptVIP

第6章 顺序代码 VHDL本质上是一种并发执行的代码，但是出于设计同步时序电路的需要，需要使用一些能够顺序执行的语句块，包括： PROCESS、FUNCTION、PROCEDURE。 这些语句块之间仍然是并发执行的，但内部是顺序执行的，称为顺序代码，又称行为描述代码。 使用顺序代码不但可以实现时序逻辑，还可以实现组合逻辑。 在使用顺序代码实现一个同步时序电路时，必须对某些信号边沿的跳变进行监视（典型的是时钟信号clock的上升沿或下降沿） 通常使用EVENT来监视一个信号是否发生了边沿跳变 通常在process中使用敏感信号clk来实现同步时序电路。 例1：带有异步复位端的D触发器 实现代码 LIBRARY ieee; USE ieee.std_logic_1164.all; entity dff is port(d,clk,rst: IN std_logic; q: OUT std_logic); end dff; architecture behavior of dff is begin process(clk,rst) begin if (rst=‘1’) then q=0; else (clk’event AND clk=‘1’) then q=d; end if; end process; end behavior; 3、如果有 wait 语句，则不允许有敏感信号表。 6.2 信号和变量的基本知识 VHDL中两种动态的传递数值的方法：信号与变量。 两者的差异： 有效范围的不同： 信号：程序包、实体、结构体；全局量。 变量：进程、子程序；局部量。 赋值方式的不同： 变量：= 表达式； 信号 = 表达式； 赋值行为的不同： 信号赋值延迟更新数值、时序电路； 变量赋值立即更新数值、组合电路。 6.3 IF语句 例6.2 模10计数器 6.4 WAIT语句 例6.5 使用wait until语句设计模10计数器 6.5 CASE语句 6.6 LOOP语句 例6.8 逐级进位加法器（vs 并行进位加法器） 代码的实现方案一：----使用generic语句 library ieee; use ieee.std_logic_1164.all; entity adder is generic (length: integer : =8); port (a, b: IN std_logic_vector (length-1 donwto 0); cin: IN std_logic; s: OUT std_logic_vector (length-1 downto 0); cout: OUT std_logic ); end adder; architecture adder of adder is begin process (a, b, cin) variable carry: std_logic_vector (length downto 0); begin carry(0) : = cin; for i IN 0 TO length-1 LOOP s(i)= a(i) XOR b(i) XOR carry(i); carry(i+1):= (a(i) AND b(i) ) OR (a(i) AND carry(i)) OR (b(i) AND carry(i)); end LOOP; end process; end adder; 代码的实现方案二： ----不使用generic语句 library ieee; use ieee.std_logic_1164.all; entity adder is port (a, b: IN integer range 0 to 255; c0: IN std_logic; s: OUT integer range 0 to 255; c8: OUT std_logic ); end adder; a