《在系统编程技术》项目设计_new重点分析.doc

《在系统编程技术》项目设计报告 课程名称 在系统编程技术 任课教师 周泽华 设计题目 数 字 钟 班级 学号 0 日期 2012-6-15 目录 一、摘要 3 二、关键词 数字钟 EDA VHDL语言 3 三、设计目的 3 四、题目分析 4 五、设计方案 4 1、顶层实体描述 4 2、模块划分 4 3.内部各功能模块描述： 5 4.VHDL 设计 6 5.实验设备 7 六、设计步骤 8 1、用VHDL程序设计 8 步骤5：引脚锁定 11 2、实验箱显示 12 七、总结 13 附录： 15 一、摘要 EDA是电子设计自动化（Electronic Design Automation）的缩写，在20世纪90年代初从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言HDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA技术的出现，极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度。目前，在国内电子技术教学和产业界的技术推广中已形成“EDA热”，完全可以说，掌握EDA技术是电子信息类专业学生、工程技术人员所必备的基本能力和技能。?EDA技术在电子系统设计领域越来越普及，本设计主要利用VHDL语言在EDA平台上设计一个电子数字钟，它的计时周期为小时，显示满刻度为时59分59秒，另外还具有校时功能和闹钟功能。总的程序由几个各具不同功能的单元模块程序拼接而成，其中包括分频程序模块、时分秒计数和设置程序模块、比较器程序模块、三输入数据选择器程序模块、译码显示程序模块和拼接程序模块。并且使用?II软件进行电路波形仿真，下载到EDA实验箱进行验证。数字钟 EDA VHDL语言CPLD/FPGA 的芯片，使用硬件描述语言（VHDL）完成0时000秒到23时59分59秒的计时功能。 （2）．清零功能：到23时59分59秒时电路自动清零，并设有一个手动清零开关，通过它可以对电路实现随时的手动的清零。 （3）．定时功能：能够随意设定，精确到秒，由开关调节设定需要设定的时刻。 （4）．动态显示功能：能够动态显示电子中的时刻数。 2、模块划分 根据该数字电子钟的功能要求，现划分为以下5个模块： （1）．秒计数模块 （2）．分计数模块 （3）．时计数模块 (4)．显示模块 (5)．顶层模块 在计数模块中，程序中的控制信号表示如下： clk 是脉冲控制输入信号。 reset 是清零输入信号，低电平有效。 数字钟的基本原理方框图如下： 图1.数字钟实现原理框图 3.内部各功能模块描述： （1）小时 输入信号有clk，其为分钟模块产生的脉冲，reset为重置按钮，daout为数据输出。 （2）分 Clk1为秒产生的脉冲信号，Reset为重置信号，sethour为设置小时的信号，enhour为小时脉冲信号，当Reset为1时，系统恢复原始状态，每当clk1产生了60个脉冲信号时，形成一个小时脉冲，而sethour每按一下，产生一个小时脉冲，而daout为分钟的显示信号。 （3）秒 Clk为时钟信号，当产生60个脉冲信号时，产生一个分钟脉冲信号，reset为重置信号，当reset为1时，系统恢复原始状态，而setmin按下时，同样也产生一个时钟脉冲信号。 数字钟设计的电路原理图： 图2. 数字钟的电路图 4.VHDL 设计 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY alert IS PORT(clk:IN STD_LOGIC; dain:IN STD_LOGIC_VECTOR(6 DOWNTO 0); speak:OUT STD_LOGIC; lamp:OUT STD_LOGIC_VECTOR(2 DOWNTO 0)); END alert; ARCHITECTURE fun OF alert IS SIGNAL count:STD_LOGIC_VECTOR(1 DOWNTO 0); SIGNAL count1:STD_LOGIC_VECTOR(1 DOWNTO 0); BEGIN speaker:PROCESS(