实验二计数器的原理图设计1.docVIP

实验二 计数器的原理图设计 实验目的 进一步学习并掌握QuartusⅡ开发系统的基本操作。 掌握在QuartusⅡ中设计电路原理图的方法。 掌握在QuartusⅡ中设计计数器电路与仿真的方法。 掌握CPLD/FPGA的开发流程。 掌握EDA实验开发系统的使用。 实验仪器设备 PC一台。 QuartusⅡ开发软件一套。 EDA技术实验开发系统一套。 实验要求 预习教材中的相关内容。 阅读并熟悉本次实验的内容。 用图形输入方式完成电路设计。 分析功能仿真与时序仿真的差别。 下载电路到EDA实验系统验证结果。 实验任务 设计一个有时钟使能的两位十进制计数器 设计电路原理图 74390是一个双十进制计数器，是频率计的核心元件之一，十进制频率计数器是一个含有时钟使能及进位扩展输出的十进制计数器，为此用74390和其他一些辅助元件来完成。 电路原理图如下图一所示。图中74390连接成两个独立的十进制计数器，待测频率信号clk通过一个与门进入74390的计数器的时钟输入端1CLKA，与门的另一端有计数器使能信号enb控制：当enb=’1’时允许计数；当enb=’0’时禁制计数。计数器1的4位输出q[3],q[2],q[1]和q[0]并成总线表达方式即q[3..0]。 由图一的OUTPUT输出端向外输出计数值，同时由一个4输入与门和两个反相器构成进位信号进入第二个计数器的时钟输入端2CLKA。第二个计数器的4位计数输出是q[7]、q[6]、q[5]和q[4]，总线输出信号是q[7..4]。这两个计数器的总的进位信号，即可用于扩展输出的进位信号由一个6输入与门和两个反相器产生，由cout输出，clr是计数器的清零信号。 图一　实验原理图 电路仿真 电路仿真波形图如图二所示，当clk输入时钟信号时，clr高电平时清零，当enb为高电平时允许计数。当低4位计数器到9时，向高4位计数器进位。通过分析发现电路功能完全符合设计要求。 图二 功能仿真波形 下载验证 将2位十进制计数器进行电路下载并进行输入输出验证。 实验报告与总结 讨论用计数器电路设计的特点。 对clk信号，用户可以外接信号源或脉冲产生电路。分析电路功能完全符合原设计要求。当clk输入时钟信号时倒计时开始，直到计时时为0又开始新一轮计时。