EDA第一章_重点分析.pptVIP

教学安排 1.2 EDA技术实现目标 1.2 EDA技术实现目标 作为EDA技术最终实现目标的ASIC，通过三种途径来完成： 超大规模可编程逻辑器件 又称可编程ASIC，无须IC厂家参与，大大缩短开发周期。 半定制或全定制ASIC 统称为掩膜ASIC，包括门阵列ASIC、标准单元ASIC，全定制ASIC。 混合ASIC 1.3硬件描述语言Verilog HDL Which HDL language we choose? 2001年国际HDL会议，与会者就使用何种设计语言展开了激烈的辩论。 表决：如果启动一个芯片设计项目，他们愿意选择哪种方案。结果是： 　SystemC 2票 C Level 3票 　VHDL 20票 　Verilog HDL 20票 Compare of VHDL and Verilog HDL VHDL 产生较早，规范，书写烦琐 Verilog HDL 书写自由，但易出错 在国外，一般本科生都学习VHDL，而研究生学习Verilog HDL。IC设计90%的公司采用Verilog, CPLD/FPGA则选用VHDL 1.5 HDL综合 IC设计以综合为分界线分为前端设计和后端设计。 综合：就是把硬件描述语言（HDL）源代码转换成网表的过程。 1.5 HDL综合 1.6 自顶向下的设计技术 自顶向下设计模式，是当前采用EDA技术进行设计的最常用的模式。 1.6 自顶向下的设计技术 自顶向下的设计方法的优点 由于整个设计是从系统顶层开始的，结合模拟手段， 可以从一开始就掌握所实现系统的性能状况， 结合应用领域的具体要求， 在此时就调整设计方案， 进行性能优化或折衷取舍。 随着设计层次向下进行， 系统性能参数将得到进一步的细化与确认， 并随时可以根据需要加以调整， 从而保证了设计结果的正确性， 缩短了设计周期。 设计规模越大， 这种设计方法的优势越明显。 自顶向下的设计方法的缺点是需要先进的EDA设计工具和精确的工艺库的支持。 1.6 自顶向下的设计技术 自顶向下的基本设计流程 在EDA设计系统中，我们用HDL语言将系统的硬件电路自上而下地划分为三个层次： 系统级描述(HDL语言) RTL级描述 导出系统逻辑表达式，才能映射到由具体逻辑元件组成的硬件结构 逻辑综合 利用逻辑综合工具将RTL级描述程序转换成用基本逻辑元件表示的文件（门级网表文件） 1.8 EDA设计流程 设计输入(原理图／HDL文本编辑) 逻辑综合 综合就是将电路的高级语言转换成低级的可与CPLD/FPGA器件基本结构相对应的网表文件或程序。 是否能综合也就是说你的程序是否能在硬件上实现。 适配 时序仿真与功能仿真 编程下载 硬件测试 1.9 ASIC及其设计流程 ASIC设计方法 PIII的核心照片 AMD Opteron（K8）核心照片 门阵列 门阵列版图 门阵列单元 门阵列单元 标准单元设计技术 标准单元设计技术，是指采用经过精心设计的逻辑单元版图，按芯片的功能要求排列而成集成电路的设计技术。 单元版图具有相同的高度，不同的宽度。单元的电源线和地线通常安排在单元的上下端，从单元的左右两侧同时出线，电源、地线在两侧的位置要相同，线的宽度要一致，以便单元间电源、地线的对接。 标准单元设计技术 采用“行式结构” 标准单元详细布局结果 标准单元总体布线结果 1.9.2 一般ASIC设计的流程 1.10 常用EDA工具 1.10 常用EDA工具 1.10 常用EDA工具 1.10 常用EDA工具 EDA工具软件 1.13 EDA的发展趋势 系统集成芯片成为IC设计的发展方向，这一发展趋势表现在如下几个方面： 超大规模集成电路的集成度和工艺水平不断提高，深亚微米(Deep-Submicron)工艺，如60nm，45nm已经走向成熟，在一个芯片上完成的系统级的集成已成为可能。 市场对电子产品提出了更高的要求，如必须降低电子系统的成本，减小系统的体积等，从而对系统的集成度不断提出更高的要求。 高性能的EDA工具得到长足的发展，其自动化和智能化程度不断提高，为嵌入式系统设计提供了功能强大的开发环境。 计算机硬件平台性能大幅度提高，为复杂的SoC设计提供了物理基础。 ASIC(Application Specific Integrated Circuits，专用集成电路)是相对于通用集成电路而言的，ASIC主要指用于某一专门用途的集成电路器件。ASIC分类大致可分为数字ASIC、模拟ASIC和数模混合ASIC。 按版图结构及制造方法分，有半定制(Semi-custom)和全定制(Full-custom)两种实现方法。 全定制方法 是一种基于晶体管级的，手工设计版