EDA技术及应用class重点分析.ppt

电子设计自动化 任课教师：徐辉 联系电话E-mail：xuhui@ 课程简况 课程简况 第1章 EDA技术概述 1.1 EDA技术及其发展过程 1.1.1 EDA技术的发展过程 1.1.2 EDA技术的基本特征 1.1.3 EDA技术的常用设计工具 1.2 硬件描述语言 1.3 可编程逻辑器件及其发展趋势 1.4 基于EDA技术进行数字系统设计的优越性 一．数字系统的概念 三、数字系统设计流程 1.5 EDA技术的发展方向 第五章 VDHL程序设计介绍 5.1 VHDL程序的基本结构 5.1.1 实体说明 5.1.2 结构体 5.1 VHDL程序的基本结构 5.1.3 库、程序包 1. 库 2.程序包 5.1 VHDL程序的基本结构 5.1.4 配置 5.2 VHDL语言要素 5.2.1 VHDL的文字规则 5.2.1 VHDL的文字规则 5.2.2 数据对象(DATA OBJECTS) 5.2.3 数据类型 5.2.4 运算符 VHDL语言要素小结 5.3 VHDL程序的并行语句 5.3.1 进程语句 5.3.2 块语句（BLOCK） 5.3.3并行信号赋值语句 5.3.4并行过程调用语句 5.3.5并行断言语句 5.3.6类属（Generic）语句 5.3.7元件例化语句 5.3.8生成（Generate）语句 5.3 并行语句 小结 5.4 顺序语句 5.4.1 wait语句 5.4.2 if语句 5.4.3 case语句 5.4.4 LOOP语句 5.4.5 NEXT语句 5.4.6 EXIT语句 5.4.7 null语句 5.4.8 顺序断言（ASSERT)语句 VHDL 小节 5.5 VDHL程序设计实例 5.5.1 常用组合电路的设计 门电路 编码器与译码器 数据选择器 数据比较器 加法器 5.5.2 常用时序电路的设计 时钟及复位信号的处理 触发器设计 寄存器设计 计数器设计 5.6 有限状态机 5.6.1 状态机的分类 5.6.2 状态机的设计实现 1. 状态图 2. 状态机的设计步骤 5.6.3 Moore型状态机的复位 5.6.4 Moore 型状态机的信号输出方式 1. 同步信号输出方式 2. 状态直接输出的方式 3. 并行译码的信号输出方式 5.6.5 状态机剩余状态处理 第2章 可编程逻辑器件基础 2.1 PLD的基本结构和表示方法 2.1.1 PLD的与或阵列结构 2.1.2 PLD与或阵列的表示方法 2.1.3 PLD的查找表结构 2.2 PLD的分类 2.3.2 输出逻辑宏单元（OLMC）的结构与原理 2.3.3 GAL的主要特点 2.4 CPLD的结构及特点 2.4.1 Lattice公司ispLSI器件的结构 2.5 FPGA的结构特点 第3章 Altera公司的CPLD/FPGA介绍 3.1 Altera公司的器件系列 一、Altera的CPLD 二、Altera的FPGA 三、宏功能块及IP核 3.5 CYCLONE II器件介绍 3.5.1 Cyclone II器件的主要特性和基本结构 Cyclone II器件的基本结构 3.3.2 Cyclone II器件的主要资源介绍 第4章 PLD的边界扫描测试技术与编程下载 4.2 Altera公司CPLD/FPGA的编程下载 4.2.2 CPLD器件的配置 4.2.3 FPGA器件的配置 FPGA/CPLD系统示意图 1、ispLSI1032E 功能结构图 全局布线池 通用逻辑块GLB I/O单元 输出布线池 时钟分配网络 a. 标准组态 2、 ispLSI1032---GLB b. 高速直通组态 c. 异或逻辑组态 d. 单乘积项组态 e. 多模式组态 （1）使用灵活。 乘积项共享阵列的输入来自4个或门，而其4个输出则用来控制该单元中的4个触发器。至于哪一个或门送给哪一个触发器不是固定的，而靠编程决定，一个或门输出可以送给几个触发器，一个触发器也可以同时接受几个或门的输出信息，甚至还可以跨过PISA直接将或门输出送至某个触发器。 GLB总结 （2）同一GLB中的触发器必须同步工作。 虽然输出逻辑宏单元中4个D触发器的时钟是连在一起的，但所使用的时钟信号却有多种选择，可以是全局时钟，也可以是片内生成的乘积项时钟。不同GLB中触发器可以使用不同的时钟。 （3） 同一GLB中4个触发器同时复位。 复位信号可以是全局复位信号或GLB中乘积项产生的复位信号，两者始终是或的关系。 GLB是ispLSI芯片中最关键的部件，它是一种标准逻辑块。 1、is