计组实验课程设计精要.docVIP

《计算机组成实验C》 课程设计 适用专业：电子信息类专业 专 业：计算机科学与技术 班 级：计 科 四 班 学 号：2 0 1 2 2 3 7 8 姓 名：王 云 龙 指导教师：陈 红 梅 实验学期： 2014-2015第1学期 西 南 交 通 大 学 信息科学与技术学院 简化计算机系统的设计 实验目的 通过学习简单的指令系统及其各指令的操作流程，用VHDL语言实现简单的处理器模块，并通过调用存储器模块，将处理器模块和存储器模块连接形成简化的计算机系统。 二. 实验内容 1. 用VHDL语言实现简单的处理器模块。 2. 调用存储器模块设计64×8的存储器模块。 3. 将简单的处理器模块和存储器模块连接形成简单的计算机系统。 4. 将指令序列存入存储器，然后分析指令执行流程。 三. 预习要求：1、学习简单指令集。2、学习各指令的操作流程。 四. 实验报告 1. BLOCK图 2.内存文件 内存文件中的数据： 3. 程序设计 LIBRARY ieee; USE ieee.std_logic_1164.ALL; PACKAGE mypack IS CONSTANT idle : std_logic_vector(3 DOWNTO 0) :=0000; CONSTANT load : std_logic_vector(3 DOWNTO 0) :=0001; CONSTANT move : std_logic_vector(3 DOWNTO 0) :=0010; CONSTANT addx : std_logic_vector(3 DOWNTO 0) :=0011; CONSTANT subp : std_logic_vector(3 DOWNTO 0) :=0100; CONSTANT andp : std_logic_vector(3 DOWNTO 0) :=0101; CONSTANT orp : std_logic_vector(3 DOWNTO 0) :=0110; CONSTANT xorp : std_logic_vector(3 DOWNTO 0) :=0111; CONSTANT shrp : std_logic_vector(3 DOWNTO 0) :=1000; CONSTANT shlp : std_logic_vector(3 DOWNTO 0) :=1001; CONSTANT swap : std_logic_vector(3 DOWNTO 0) :=1010; CONSTANT jmp : std_logic_vector(3 DOWNTO 0) :=1011; CONSTANT jz : std_logic_vector(3 DOWNTO 0) :=1100; CONSTANT read : std_logic_vector(3 DOWNTO 0) :=1101; CONSTANT write : std_logic_vector(3 DOWNTO 0) :=1110; CONSTANT stop : std_logic_vector(3 DOWNTO 0) :=1111; END mypack; LIBRARY ieee; USE ieee.std_logic_1164.ALL; USE ieee.std_logic_unsigned.ALL; USE WORK.mypack.ALL; ------------------------cpu实体声明--------------------------------- ENTITY cpu IS PORT( reset : IN std_logic; --清零信号低有效 clock : IN std_logic; --时钟信号 Write_Read: OUT std_logic; --读写信号,1为写 M_address: OUT std_logic_vector(11 DOWNTO 0); --地址线 M_data_in: IN std_logic_vector(7 DOWNTO 0