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电子设计（EDA）实验报告（4位二进制加法器） 一、实验名称 4位二进制加法器 二、实验目的 掌握输入编辑原理图文件的方法； 掌握编译原理图文件的方法； 掌握仿真原理图文件的方法；理解Quartus 2 器件编程的方法 三、实验环境 计算机与Quartus 2 工具软件 四、实验原理图、源程序 entity halfadd is port(a1,b1:in bit; s1,c1:out bit); end ; architecture a of halfadd is begin process(a1,b1) begin s1=a1 xor b1 after 10ns; c1=a1 and b1 after 10ns; end process; end a; entity orgate is port(a,b:in bit; o:out bit); end orgate; architecture a of orgate is begin o=a or b; end a; entity fulladd is port(i1,i2,c_in:in bit; fs,c_out:out bit); end ; architecture a of fulladd is signal temp_s,temp_c1,temp_c2:bit; component halfadd port(a1,b1:in bit; s1,c1:out bit); end component; component orgate port(a,b:in bit; o:out bit); end component; begin u0:halfadd port map(i1,i2,temp_s,temp_c1); u1:halfadd port map(temp_s,c_in,fs,temp_c2); u2:orgate port map(temp_c1,temp_c2,c_out); end a; entity add4 is port(a,b:in bit_vector(3 downto 0); cin:in bit; fs:out bit_vector(3 downto 0); cout:out bit); end add4; architecture a of add4 is signal temp_co0,temp_co1,temp_co2:bit; component fulladd is port(i1,i2,c_in:in bit; fs,c_out:out bit); end component; begin u0:fulladd port map(a(0),b(0),cin,fs(0),temp_co0); u1:fulladd port map(a(1),b(1),temp_co0,fs(1),temp_co1); u2:fulladd port map(a(2),b(2),temp_co1,fs(2),temp_co2); u3:fulladd port map(a(3),b(3),temp_co2,fs(3),cout); end a; 五、实验波形图及分析 延迟12.08ns 1