基于FPGA的智能电子抢答器的设计分析.ppt

基于FPGA的智能电子抢答器的设计 报告人:XXX 学 号：XXXXXX 指导老师:XXX 毕业设计答辩 毕业设计答辩 课题简介： 基于VHDL语言，并采用FPGA作为控制核心，设计一种四路智能电子抢答器，使其能够实现正确显示最先抢答的选手号码，对答题时间进行l00S的限时报警以及复位重新抢答的功能。具有电路简单、操作方便、灵敏可靠等优点。 毕业设计答辩 实施方案： 利用VHDL硬件描述语言进行编程，我的这个设计主要包括七个模块：判断模块，锁存模块，转换模块，扫描模块，片选模块，定时报警模块和译码模块。编程完成后，用QuartersII软件进行编译，验证正确后再进行仿真。最后利用cyclone中的EP1C3T144C8制作成实际的系统进行测试。 毕业设计答辩 电子抢答器源程序 抢答鉴别模块FENG --feng.vhdLIBRARY IEEE; USE IEEE STD_LOGIC_1164.ALL; ENTITY FENG IS PORT(CP,CLR:IN STD_LOGIC; Q:OUT STD_LOGIC); END FENG; ARCHITECTURE FENG_ARC OF FENG IS BEGIN PROCESS(CP,CLR) BEGIN PROCESS(CP,CLR) BEGIN IF CLR=‘0THEN Q=’0’; ELESIF CPEVENT AND CP=0THEN Q=‘1’; END IF; END PROCESS; END FENG_ARC; 毕业设计答辩 片选信号产生模块SEL --sel.vhd LIBRARY IEEE; USE IEEE STD_LOGIC_1164.ALL; ENTITY SEL IS PORT(CLK:IN STD_LOGIC; a:OUT INTEGER RANGE 0 TO 7); END SEL; ARCHITECTURE SEL_ARC OF SEL IS ? BEGIN PROCESS(CLK) VARIABLE AA:INTEGER RANGE 0 TO 7; BEGIN IF CLKEVENT AND CLK=1THEN AA:=AA+1; END IF; A=AA; END PROCESS; END SEL_ARC; 锁存器模块LOCKB --lockb.vhd LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY LOCKB IS PORT(D1,D2,D3,D4:IN STD_LOGIC; CLK,CLR:IN STD_LOGIC; Q1,Q2,Q3,Q4,ALM:OUT STD_LOGIC); END LOCKB; ARCHITECTURE LOCK_ARC OF LOCKB IS BEGIN PROCESS(CLK) BEGIN IF CLR=0THEN Q1=0;Q2=0;Q3=0;Q4=0; ALM=0; ELSIF CLKEVENT AND CLK=1THEN Q1=D1;Q2=D2;Q3=D3;Q4=D4; ALM=1; END IF; END PROCESS; END LOCK_ARC; 毕业设计答辩 转换模块CH41A --ch41a..vhd ? LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY CH41A IS PORT(D1,D2,D3,D4:IN STD_LOGIC; Q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END CH41A; ARCHITECTURE CH41_ARC OF CH41A IS BEGIN PROCESS(D1,D2,D3,D4) VARIABLE TMP:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN TMP:=D1D2D3D4; CASE TMP IS WHEN 0111=Q=0001; WHEN 1011=Q=0010; WHEN 1101=Q=0011; WHEN 1110=Q=0100; WHEN OTHERS=Q=1111; END CASE; END PROCESS; END CH41_ARC; 3选1模块CH31A --ch31a.vhd LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY CH31A IS PORT(SEL:IN STD_LOGIC_VECTOR(2 DOWNTO 0); D1,D2,D3:IN STD_LOGIC_VECTOR(3 DOWNTO 0); Q : OUT STD_