集成触发器教学课程.pptVIP

5 集成触发器 5.1 概述 5.2 基本RS触发器 5.3 同步触发器 5.4 无空翻触发器 5.5 集成触发器的应用 5.1 概述 把能够存储一位二值信息的单元电路称为触发器（Flip-Flop，简称FF）。它是在门电路的基础上引入适当的反馈构成的。 触发器是时序逻辑电路的基本单元电路，是具有记忆功能的逻辑器件，可保存一位二值量。 5.2 基本RS触发器 触发器有两种能自行保持的稳定状态，分别表示二进制数0和1或二值信息逻辑0和逻辑1； 在适当的触发信号作用下，触发器可从一种稳定状态转变为另一种稳定状态；当触发信号消失后，能保持现有的状态不变。 5.2.1电路结构及功能特点 基本RS触发器可由不同逻辑门构成。 5.2.2基本RS触发器的应用 5.3同步触发器 定义：与时钟同步工作的触发器称为同步触发器或时钟控制触发器。 特点：只有当时钟脉冲到来时，输入信号才能决定触发器的状态；无时钟脉冲时，输入信号不起作用，触发器状态保持不变。 5.3.1同步式RS触发器 当CP=0时，G1、G2门被封锁，输出不变化； 当CP=1时，G1、G2门开启，R、S信号才有可能使触发器翻转。 5.3.2 同步式D触发器 1、电路结构及工作原理 5.3.3同步式JK触发器 1.电路结构及工作原理 5.5 集成触发器的应用 5.5.1 寄存器 5.5.2 移位寄存器 5.5.3 二分频电路 5.5.2 移位寄存 移位寄存器(shift register)除了有寄存数码的功能外，还具有将数码移位的功能。 图5.4.4为4个D触发器构成的串行输入、并行/串行输出移位寄存器的逻辑结构图。 5.5.3 二分频器电路 如果把D触发器的输出端反馈回输入端与D连接，如图5.4.5(a)所示，则Q端脉冲波形的周期将是CP脉冲周期的二倍。波形图见5.4.5(b)。由波形图可以看到，Q的输出状态可用来表示二进制数的一位数值，具有计数功能。 说明:实际集成触发器器件中，每个门的传输时间是不同的。由于内部采用了各种形式的简化电路，实际时延比标准结构门电路时延小。 图5.3.7 主从JK触发器的工作波形 J K CP Q Q tWH tWL tPLH tPHL 1 1 1 1 1 0 0 0 0 0 5.5.1 寄存器 一个触发器可以保存一位二进制数，由多个触发器组成的能同时保存多位二进制数据的电路，称为寄存器(register)。 CP Di Qi n+1 工作状态 0 1 1 × ↑ ↑ × 0 1 0 0 1 清0 锁存0 锁存1 表5.4.1 74273的功能表 图5.4.1 74273的符号图 2 5 6 9 12 15 16 19 3 4 7 8 13 14 17 18 11 1 D0 D1 D2 D3 D4 D5 D6 D7 C R Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 三态寄存器74LS173:4位三态并行输入并行输出寄存器74LS173，其内部是四个上升沿触发的D触发器。 3 4 5 6 D0 D1 D2 D3 CR CP SA SB EA EB Q0 Q1 Q2 Q3 14 13 12 11 15 7 9 10 1 2 图5.4.2 74173符号图 X X X 1 X 0 X X 1 X 0 X X 0 ↑ ↑ ↑ X 1 0 0 0 0 0 工作状态 CP CR 清零 保持不变 保持不变 高阻 置数 允许输出 表5.4.2 74133的功能表 在数字系统和计算机中，不同部件的数据输入和输出一般是通过公共数据总线(Data Bus)传送。这些部件通常具有三态输出或者通过三态缓冲器接到总线。图5.4.3是用三片74173寄存器I、II和III进行数据传送的电路连接图。 图中，DB3~DB0是四位数据总线，寄存器的输入端D3~D0、输出端Q3~Q0分别与相应的数据总线相连。在任一时刻，只能有一个寄存器输出端使能，其余两个寄存器的输出必须处于高阻态。否则总线上电位将不确定，可能损坏寄存器。 CP DB3DB2DB1DB0 图5.5.3 多个寄存器与数据总线的连接电路 ST1 EN1 D3 D2 D1 D0 Q3 Q2 Q1Q0 SA SB EA EB C CR ST2 EN2 D3 D2 D1 D0 Q3 Q2 Q1Q0 SA SB EA EB C CR ST3 EN3 D3 D2 D1 D0 Q3 Q2 Q1Q0 SA SB EA EB C CR 74LS173 (1) 74LS173 (2) 74