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multisim作业.doc
项目报告
学号： 姓名：
项目01：基本门
1、与非门：绘制与非门原理图，编写VHDL代码，仿真验证。
原理图如下：
代码如下：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY EX_2NAND_1 IS
PORT( A,B:IN STD_LOGIC;
Y:OUT STD_LOGIC);
END EX_2NAND_1;
ARCHITECTURE A OF EX_2NAND_1 IS
SIGNAL AB:STD_LOGIC_VECTOR(1 DOWNTO 0);
BEGIN
Y=NOT(A AND B);
END A;
功能仿真波形如下：
时序仿真波形如下：
2、或非门：绘制或非门原理图，编写VHDL代码，仿真验证。
原理图如下
代码如下：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY EX_2NOR_1 IS
PORT( A,B:IN STD_LOGIC;
Y:OUT STD_LOGIC);
END EX_2NOR_1;
ARCHITECTURE B OF EX_2NOR_1 IS
BEGIN
Y=A NOR B;
END B;
功能仿真波形如下：
时序仿真波形如下：
3、异或门：绘制异或门原理图，编写VHDL代码，仿真验证。
原理图如下：
代码如下：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY EX_2XOR_1 IS
PORT( A,B:IN STD_LOGIC;
Y:OUT STD_LOGIC);
END EX_2XOR_1;
ARCHITECTURE C OF EX_2XOR_1 IS
BEGIN
Y=A XOR B;
END C;
功能仿真波形如下：
时序仿真波形如下：
4、与或非门：绘制与或非门原理图，编写VHDL代码，仿真验证。
原理图如下：
代码如下：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY EX_4AND_OR_NOT_1 IS
PORT( A,B:IN STD_LOGIC;
C,D:IN STD_LOGIC;
Y:OUT STD_LOGIC);
END EX_4AND_OR_NOT_1;
ARCHITECTURE D OF EX_4AND_OR_NOT_1 IS
SIGNAL TEMP1:STD_LOGIC;
SIGNAL TEMP2:STD_LOGIC;
SIGNAL TEMP3:STD_LOGIC;
BEGIN
TEMP1=A AND B;
TEMP2=C AND D;
TEMP3=TEMP1 OR TEMP2;
Y=NOT TEMP3;
END D;
功能仿真波形如下：
时序仿真波形如下：
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