G第2章80x86和Pentium微处理器教案分析.ppt

(8) ALE地址锁存允许信号 地址锁存允许信号输出，高有效，用于地址锁存器8282/8283的锁存控制信号。每一总线周期的T1有效，在ALE的下沿将AD15～AD0和AD19～AD16的地址信号锁存到地址锁存器中。 (9) DEN数据允许信号 数据允许信号，输出，三态，低有效。为了提高CPU总线的负载能力，可以利用数据收发器来增加数据线的驱动能力，DEN用作数据收发器8286和8287的输出允许信号，在DMA方式时，被置为高阻状态。 (10) DT/R 数据收发控制信号 数据收发控制信号，输出，三态，控制数据总线驱动器的数据传送方向。 DT/R = 1, 即T = 1，A ? B (CPU ? 内存或外设) DT/R = 0, 即T = 0，B ? A (内存或外设 ? CPU) 8286?2AOET AD0 ~ AD15 D0 ~ D15 DEN DT/R B (11) READY准备好信号 准备好信号，输入，高有效。该信号是由存储器或I/O端口发来的响应信号，CPU访问存储器或外设时，在每个总线周期T3检测该信号，如果READY=1，表示存储器或外设已准备好传送数据；如果如果READY=0，在T3后CPU将插入一个或多个Tw，直到READY=1，才进入T4，完成数据传输。 (12) RESET系统复位信号 系统复位信号，输入，大于4个时钟高电平才有效。复位后CPU的状态如下： CPU中的部分 内容 标志位 清除 指令指针(IP) 0000H CS寄存器 FFFFH DS寄存器 0000H SS寄存器 0000H ES寄存器 0000H 指令队列 空 复位重新启动后，第一条指令地址FFFF0H。 (13) INTR可屏蔽的中断请求信号 可屏蔽的中断请求信号，输入，高电平有效。当外设向CPU提出中断申请，INTR为高电平，CPU在每条指令周期的最后一个时钟周期检测该信号，一旦检测到信号有效，若FR中IF=1，CPU在当前指令后即响应。 (14) INTA中断响应信号 中断响应信号，输出，三态，低电平有效。CPU响应INTR后，用INTA读取外设提供的中断类型号，以取得中断服务程序的入口地址。 (15) NMI非屏蔽中断请求信号 非屏蔽中断请求信号，输入，上沿触发有效。它不受FR中IF的影响，不能用程序屏蔽。 CPU在每条指令周期的最后一个时钟周期检测该信号NMI一旦收到上沿触发信号，执行完当前指令后，自动引起类型2的中断。 (16) TEST测试信号 输入，低电平有效。在CPU执行WAIT指令期间，CPU每隔5个时钟周期对TEST测试一次。 WAIT指令 TEST有效？ 执行后续指令 Yes No (17) HOLD总线保持请求信号 总线保持请求信号，输入，高有效。在最小模式有效，HOLD为高电平表示其它共享总线的部件申请对总线的控制权。 (18) HLDA总线保持响应信号 总线保持响应信号，输出，高有效。一旦CPU检测到HOLD有效，如果CPU可以让出总线，在当前总线周期结束，与T4发HLDA=1的信号，表示CPU响应HOLD 信号，让出总线控制权。三条总线为高阻状态。 (19) CLK系统时钟输入信号 8086最大时钟频率为5MHZ，占空比1/3。采样专业时钟发生器8284提供时钟信号。 (20) GND地和VCC电源引脚 CPU的电源。 VCC：+5V直流电源。 GND：电源地。 2. 最大模式下的引脚信号 在最大模式下，仅24～31引脚信号与最小模式不同，如表所示。 表　两种模式下8086的24～31引脚信号 引脚编号 最小模式 最大模式 24 25 26 27 28 29 30 31 ALE DT/ M/ HLDA HOLD QS1 QS2 RQ/GT1 RQ/GT0 P24的图 （1） 2， 1和 0总线周期状态信号 输出，三态。这三个状态信号组成的编码表示了当前总线周期是何种操作周期，如表所示。 表 　 2， 1和 0编码总线周期 发中断响应信号 读I/O端口 写I/O端口 暂停 取指令 读存储器 写存储器 无源状态 0 1 0 1 0 1 0 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 总线周期 返回 （2） 总线封锁信号 输出，三态、低电平有效。当此信号为低电平有效时，系统中其他总线主部件不能占有总线。此信号由前缀指令LOCK使其有效，并一直保持到LOCK前缀后面的一条指令执行完毕。另外，在8086的两个中断响应脉冲之间， 信号也自动变为有效电平，以防其他总线主部件在中断响应过