数字电路康华光(第五版)ch锁存器和触发器技术方案.ppt

5.1 双稳态存储单元电路 CP 时 1 0 1 0 0 1 0 0 1 0 1 0 0 （3） J = 1 、 K = 0 设现态为“1”态 0 1 1 1 保持为“1”态 1 触发器置“1” G4 ≥1 ≥1 G21 G3 Q3 Q4 G23 G22 G11 G13 G12 J CP K Q Q 74HC/HCT373的功能表 高阻 × × × H 高阻 × × × H 锁存和禁止输出 H H H* L L L L L* L L 锁存和读锁存器 H H H H L L L L H L 使能和读锁存器（传送模式） Qn Dn LE 输 出 内部锁存器 状 态 输 入 工作模式 L*和H*表示门控电平LE由高变低之前瞬间D的逻辑电平。 例：D锁存器的E、D的波形如图所示，锁存器初始状态为Q = 0，试画出Q和Q的波形。 存在问题： 时钟脉冲不能过宽，否则出现空翻现象，即在一个时钟脉冲期间锁存器翻转一次以上。 CP 解决办法：采用主从触发器或边沿触发器。触发器只在时钟脉冲CP的上升沿或下降沿接受输入信号，电路状态才发生翻转，从而提高了触发器工作的可靠性和抗干扰能力，克服了空翻现象。 Q=S Q=R 锁存器与触发器 共同点：具有0 和1两个稳定状态，一旦状态被确定，就能自行保持。一个锁存器或触发器能存储一位二进制码。 不同点： 锁存器---对脉冲电平敏感的存储电路，在特定输入脉冲电平作用下改变状态。 触发器---对脉冲边沿敏感的存储电路，在时钟脉冲的上升沿或下降沿的变化瞬间改变状态。 CP CP 5.3 触发器的电路结构和工作原理 5.3.1 主从触发器 5.3.2 维持阻塞触发器 5.3.4 触发器的动态特性 5.3.3 利用传输延迟的触发器 5. 3. 1 主从触发器 1、主从SR触发器 1 主锁存器 互补时钟控制主、从锁存器不能同时翻转 从锁存器 时钟脉冲 Clock Pulse 工作原理 主锁存器状态由R、S决定，接收信号并暂存。 从锁存器 状态保持不变。 1 1 主锁存器 从锁存器 打开 封锁 工作原理 1 1 主锁存器 从锁存器 0 打开 封锁 主锁存器 状态保持不变 从锁存器的状态取决于主锁存器，并保持主、从状态一致。 CP高电平时触发器接收信号并暂存 CP下降沿触发器翻转(主、从锁存器状态一致) CP低电平时, 主锁存器封锁, R、S不起作用 1 主锁存器 从锁存器 逻辑符号 触发器的状态仅仅取决于CP信号下降沿到达前瞬间的R、S信号。 例：主从SR触发器的CP、S、R的波形如图所示，触发器初始状态为Q = 0，试画出Q的波形。 CP R S Q TG1和TG4的工作状态相同 TG2和TG3的工作状态相同 2、主从D触发器 TG1导通，TG2断开 ——输入信号D 送入主锁存器。 TG3断开，TG4导通——从锁存状态保持不变。 1) CP = 0时: Q?跟随D端的状态变化，使Q?=D。 工作原理 导通 断开 导通 断开 2) CP由0跳变到1: TG3导通，TG4断开 ——Q = Q?= D 工作原理 断开 导通 断开 导通 3) CP=1: 触发器的状态仅仅取决于CP信号上升沿到达前瞬间的D信号。 TG1断开，TG2导通 ——输入信号D 不能送入主锁存器。 主锁存器状态保持不变。 工作原理 断开 导通 断开 导通 功能表 逻辑符号 上升沿触发的D触发器 H H ↑ L L ↑ Qn × × Qn+1 D CP 。 典型集成电路 74HC/HCT74 中D触发器的逻辑图 功能表 L H H ↑ H H H L L ↑ H H Qn+1 D CP H H × × L L H L × × L H L H × × H L Q D CP 输 出 输 入 逻辑符号 74HC/HCT74的逻辑符号和功能表 SD RD CP D 5.3.2 维持阻塞触发器 基本SR锁存器 导引电路 SD，RD 用于预置触发器的初始状态，工作过程中应处于高电平，对电路工作状态无影响。 反馈线 工作原理 CP D 1) D = 0 CP = 0时 1 1 0 0 1 触发器状态不变 1 CP 时 0 1 0 0 1 触发器置“0” 封锁 在CP= 1期间，触发器保持“0”态不变 1 0 置1阻塞、置0维持线 工作原理 CP D 2) D = 1 CP = 0时 1 1 1 0 触发器状态不变 1 CP 时 0 1 1 1 0 触发器置“1” 封锁 在CP=