秒个位计数器的状态.pptVIP

项目4 数字钟电路的设计与制作 模块1 秒、分、时计数器的设计 （4学时） 模块2 CC40106施密特触发器 555定时器（2学时） 模块3 时、分、秒校时电路的设计 （2学时） 模块4 整点报时电路的设计 （4学时） 模块5 数字钟电路的设计与制作 （4学时） 模块5 数字钟电路的设计与制作 任务：1. 仿电台整点报时电路的设计2. 数字钟的制作 仿广播电台整点报时电路的设计 仿广播电台整点报时电路的设计 仿电台整点报时电路的设计 参考以上电路，先做53秒发出1KZ报警信号（试画出电路图） 在上面基础上再做53秒发出500HZ报警信号 在以上基础上完成51秒、53秒、55秒及57秒发出低音，最后一声高音（约1kHz）发生在59秒 7点59分发出闹时信号 7点59分-定时控制电路的设计 7点59分发出闹时信号 参考仿电台报时电路，修改以上电路 在一个实验箱上完成1个24进制计数器和1个60进制计数器或者2个60进制计数器 数字钟电路系统的组成框图 数字钟主体电路的装调 校时电路的设计 当数字钟接通电源或者计时出现误差时，需要校正时间（或称校时） 校时是数字钟应具备的基本功能。一般电子手表都具有时、分、秒等校时功能 为使电路简单，这里只进行分和小时的校时 用555构成多谐振荡器电路 分频 因为555多谐振荡器产生的脉冲在1KZ左右，所以必须对其进行分频 因没有4060，所以采取74ls90代替，见数字钟整体电路图 * 仿广播电台正点报时电路的功能要求是： 每当数字钟计时快要到正点时发出声响; 通常按照4低音1高音的顺序发出间断声响; 以最后一声高音结束的时刻为正点时刻。 秒个位计数器的状态 CP(秒) Q3S1 Q2S1 Q1S1 Q0S1 功 能 50 0 0 0 0 ? 51 0 0 0 1 鸣低音 52 0 0 1 0 停 53 0 0 1 1 鸣低音 54 0 1 0 0 停 55 0 1 0 1 鸣低音 56 0 1 1 0 停 57 0 1 1 1 鸣低音 58 1 0 0 0 停 59 1 0 0 1 鸣高音 00 0 0 0 0 停 设4声低音（约500Hz）分别发生在59分51秒、53秒、55秒及57秒，最后一声高音（约1kHz）发生在59分59秒，它们的持续时间均为1秒。由表可得 只有当 分十位的Q2M2Q0M2=11 分个位的Q3M1Q0M1=11 秒十位的Q2S2Q0S2=11 秒个位的Q0S1=1时 音响电路才能工作 例 要求上午7时59分发出闹时信号，持续时间为1分钟。 解 7时59分对应数字钟的时个位计数器的状态为(Q3Q 2Q 1Q 0)H1=0111，分十位计数器的状态为(Q3Q2Q1Q0)M2=0101，分个位计数器的状态为(Q3Q2Q1Q0)M1=1001。若将上述计数器输出为“1”的所有输出端经过与门电路去控制音响电路，可以使音响电路正好在7点59分响，持续1分钟后（即8点时）停响。 所以闹时控制信号Z的表达式为 式中，M为上午的信号输出，要求M=1 如果用与非门实现上式所表示的逻辑功能，则可以将Z进行布尔代数变换，即 实现上式的逻辑电路如图所示，其中74LS20为4输入二与非门，74LS03为集电极开路（OC门）的2输入四与非门 因OC门的输出端可以进行“线与”，使用时在它们的输出端与电源+5V端之间应接一电阻RL，取RL=3.3k?。如果控制1kHz高音和驱动音响电路的两级与非门也采用OC门，则RL的值应重新计算 由图可见上午7点59分时,音响电路的晶体管导通,则扬声器发出1kHz的声音。持续1分钟到8点整晶体管因输入端为“0”而截止,电路停闹。 数字钟电路系统由主体电路和扩展电路两大部分所组成 振荡器产生的稳定的高频脉冲信号，作为数字钟的时间基准，再经分频器输出标准秒脉冲 秒计数器计满60后向分计数器进位 分计数器计满60后向小时计数器进位 小时计数器按照“12翻1”规律计数 计数器的输出经译码器送显示器 计时出现误差时可以用校时电路进行校时、校分、校秒 扩展电路必须在主体电路正常运行的情况下才能进行功能扩展 由数字钟系统组成框图按照信号的流向分级安装，逐级级联，这里的每一级是指组成数字钟的各功能电路 级联时如果出现时序配合不同步，或尖峰脉冲干扰，引起逻辑混乱，可以增加