交通灯实习报告分析.docVIP

  1. 1、原创力文档(book118)网站文档一经付费(服务费),不意味着购买了该文档的版权,仅供个人/单位学习、研究之用,不得用于商业用途,未经授权,严禁复制、发行、汇编、翻译或者网络传播等,侵权必究。。
  2. 2、本站所有内容均由合作方或网友上传,本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺!文档内容仅供研究参考,付费前请自行鉴别。如您付费,意味着您自己接受本站规则且自行承担风险,本站不退款、不进行额外附加服务;查看《如何避免下载的几个坑》。如果您已付费下载过本站文档,您可以点击 这里二次下载
  3. 3、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等,请点击“版权申诉”(推荐),也可以打举报电话:400-050-0827(电话支持时间:9:00-18:30)。
  4. 4、该文档为VIP文档,如果想要下载,成为VIP会员后,下载免费。
  5. 5、成为VIP后,下载本文档将扣除1次下载权益。下载后,不支持退款、换文档。如有疑问请联系我们
  6. 6、成为VIP后,您将拥有八大权益,权益包括:VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
  7. 7、VIP文档为合作方或网友上传,每下载1次, 网站将根据用户上传文档的质量评分、类型等,对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档
查看更多
xx学院 数字系统课程设计报告书 课题名称 基于FPGA的交通灯控制电路设计 院 系 信息工程学院 姓名学号 xx 专业班级 xx 指导教师 xx 设计时间 2014-2015学年第2学期15、16周 2014年 06月 18 日 目 录 摘要………………………………………………………………………………1 1设计目的………………………………………………………………………2 2设计内容及要求………………………………………………………………2 3系统整体方案及设计原理……………………………………………………2 4各模块电路设计与实现………………………………………………………2 4.1 分频模块设计与实现……………………………………………………2 4.2 三进制计数器设计与实现………………………………………………3 4.3 计数器模块设计与实现…………………………………………………5 4.4 1602显示驱动模块设计与实现…………………………………………7 5系统仿真及硬件下载…………………………………………………………13 5.1系统仿真…………………………………………………………………13 5.2硬件下载…………………………………………………………………20 6设计总结………………………………………………………………………22 参考文献…………………………………………………………………………22 摘要:交通灯控制器在城市交通监管中起着极其重要的作用。传统的交通灯控制器基本是通过单片机或者PLC实现。本文介绍基于FPGA技术和Quartus Ⅱ开发平台实现十字路口交通灯控制器的一种方案。利用VHDL硬件描述语言描述各模块程序,并在Quartus Ⅱ环境下编译、仿真,生成顶层文件后下载在FPGA器件EP2C5T144C8上进行验证。验证结果表明,设计基本实现了交通灯控制器所要求的控制过程,包括倒计时显示功能、和主、支干道的红、黄、绿灯交替显示功能,表明本文所述的设计方案正确。 本设计采用的VerilogHDL是一种全方位的硬件描述语言具有极强的描述能力能支持系统行为级、寄存器传输级和逻辑门级三个不同层次的设计支持结构、数据流、行为三种描述形式的混合描述、覆盖面广、抽象能力强因此在实际应用中越来越广泛。 而FPGA是特殊的ASIC芯片与其他的ASIC芯片相比它具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检测等优点。 关键字:EDA FPGA  QuartusⅡ  交通灯 设计目的 电子实习是电类各专业教学中的重要实习环节,是加强专业知识、提高动手能力和激发创新意识的重要途径。通过该次实习,学生应掌握逻辑电路的分析和综合设计能力,了解常用中规模集成电路的基本知识,培养学生如何利用所学知识解决实际问题的能力,为后续专业课的学习、参加电子设计大赛以及实际工作打下扎实的基础。 2、设计内容及要求 (1)、主路绿、黄、红灯亮的时间分别为秒、5秒、秒; 次路绿、黄、红灯亮的时间分别为秒、5秒、秒; 主、次道路时间指示采用倒计时制,用2位数码管显示 图3-1 交通灯原理框图 分频模块可以将晶振产生的4MHz的时钟信号分成适合时钟模块的1Hz信号和适合驱动模块的1000Hz。三进制加法器产生红、黄、绿灯的显示时间,置数给计数模块,并将灯的状态传到驱动模块。计数模块主要将上个模块给的数据依次减到零,不断循环。驱动模块驱动程序运行。通过Verilog语言编程来实现各个模块的功能,再通过Quartus II软件来画图连接,仿真并生成可下载文件,然后在显示器上显示。 各模块电路设计与实现 4.1、分频模块设计与实现 点击菜单“File→New”,在Design Files页中选择Verilog HDL File,为工程新添一个Verilog HDL文件(初始文件名为verilog1.v,在此另存文件名为fp20m.v),并在编辑窗口编辑程序。用Verilog编写的分频模块程序如下: // 分频器模块 //输入频率:20MHz //输出频率:1Hz,1000Hz module fp20m(clk, clk1,clk1000); input clk; output clk1,clk1000; reg clk1,clk1000; reg [25:0] cnt,cnt1; always@(posedge clk) //1Hz分频 begin if(cnt= 9999999 ) //从0到9999999总 begin cnt=0; clk1=~clk1;/

文档评论(0)

麻将 + 关注
实名认证
文档贡献者

该用户很懒,什么也没介绍

1亿VIP精品文档

相关文档