EDA整合技术报告.ppt

* 格式1：默认配置 默认配置常常被设计者用来为一个设计实体选择不同的结构体, 每一种结构体对应设计实体的一种实现方案。其格式为： CONFIGURATION 配置名 OF 实体名 IS FOR 结构体名 END FOR； END [CONFIGURATION] [配置名]； * 格式2：元件配置 元件配置主要用于层次化电路设计中, 高层的设计往往需要调用多个其他的元件。利用元件配置语句, 设计者可以为高层设计中的每一个被调用元件配置一个特定的结构体。 要想实现这一目的，可以用直接指定和间接指定两种方法来实现。 * 设计2输入端与非门 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY nd2 IS PORT (a,b: IN STD_LOGIC; c: OUT STD_LOGIC); END nd2; ARCHITECTURE nd2behv OF nd2 IS BEGIN c=a NAND b; END nd2behv; * 方法1：在主代码中声明元件： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY ord41 IS PORT (a1,b1,c1,d1: IN STD_LOGIC; z1: OUT STD_LOGIC); END ord41; * ARCHITECTURE ord41behv OF ord41 IS SIGNAL x, y: STD_LOGIC; COMPONENT nd2 IS --元件声明 PORT (a,b: IN STD_LOGIC; c: OUT STD_LOGIC); END COMPONENT; * BEGIN u1:nd2 PORT MAP(a1,b1,x); --位置关联方式 u2:nd2 PORT MAP(a=c1,b=d1,c=y); --名字关联方式 u3:nd2 PORT MAP(x,y,c=z1); --混合关联方式 END ord41behv; * 方法2：将设计的元件声明装入my_pkg程序包中。 包含2输入端与非门元件的my_pkg程序包的VHDL源程序如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; PACKAGE my_pkg IS COMPONENT nd2 IS --元件声明 PORT (a,b: IN STD_LOGIC; c: OUT STD_LOGIC); END COMPONENT; END my_pkg; * 第三步：用元件例化产生电路： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE WORK.my_pkg.ALL; --打开程序包 ENTITY ord41 IS PORT (a1,b1,c1,d1: IN STD_LOGIC; z1: OUT STD_LOGIC); END ord41; ARCHITECTURE ord41behv OF ord41 IS * SIGNAL x,y: STD_LOGIC; BEGIN u1:nd2 PORT MAP(a1,b1,x); --位置关联方式 u2:nd2 PORT MAP(a=c1,b=d1,c=y); --名字关联方式 u3:nd2 PORT MAP(x,y,c=z1); --混合关联方式 END ord41behv; * 方法3：用实体直接例化。(VHDL’93标准下可行) LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY ord41 IS PORT (a1,b1,c1,d1: IN STD_LOGIC; z1: OUT STD_LOGIC); END ord41; ARCHITECTURE ord41behv OF ord41 IS * SIGNAL x,y: STD_LOGIC; BEGIN u1: WORK.nd2 PORT MAP(a1,b1,x);