基于VHDL的实用CPU创新设计剖析.pptVIP

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2016-06-24 发布于湖北
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基于VHDL的实用CPU创新设计剖析.ppt

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9.4.1 编辑仿真波形文件 9.4 CPU的时序仿真与实现 2．CPU的RTL电路结构图 STEP时序控制器的RTL电路图 9.4.2 16位CPU的调试运行 9.4 CPU的时序仿真与实现 9.4.3 应用嵌入式逻辑分析仪调试CPU 信号调入观察窗口 9.4 CPU的时序仿真与实现 9.4.4 对配置器件编程 ByteBlasterII接口AS模式编程窗口 EDA技术与VHDL 第9章基于VHDL的实用CPU创新设计 9.1 顶层系统设计 9.1.1 16位CPU的组成结构图9-1 16位CPU结构框图 2. 顶层文件的原理图设计图9-2 CPU顶层结构图（详细内容浏览）（1）运算器ALU 运算器ALU的功能 9.2 基本硬件系统设计 Sel 输入操作说明 0000 C=A 通过PASS 0001 C=A AND B 与 0010 C=A OR B 或 0011 C=NOT A 非 0100 C=A XOR B 异或 0101 C=A + B 加法 0110 C=A – B 减法 0111 C=A + 1 加1 1000 C=A – 1 减1 1001 C=0 清0 （1）运算器ALU 运算器ALU结构图 9.2 基本硬件系统设计 6.2.1 运算器ALU 图6-5 运算器ALU结构图 6.2 CPU基本部件设计 library IEEE; use IEEE.std_logic_1164.all; use IEEE.std_logic_unsigned.all; use work.cpu_lib.all; entity alu is port( a, b : in bit16; sel : in t_alu; c : out bit16 ); end alu; architecture rtl of alu is begin aluproc: process(a, b, sel) begin case sel is when alupass= c=a after 1 ns; when andOp = c=a and b after 1 ns; when orOp = c= a or b after 1 ns; when xorOp = c= a xor b after 1 ns; when notOp = c= not a after 1 ns; when plus = c= a + b after 1 ns; when alusub = c= a - b after 1 ns; when inc = c= a + 0000000000000001 after 1 ns; when dec = c= a - 0000000000000001 after 1 ns; when zero = c= 0000000000000000 after 1 ns; when others = c= 0000000000000000 after 1 ns; end case;end process; end rtl; （1）运算器ALU 运算器ALU的仿真波形 9.2 基本硬件系统设计（2）运算器ALU ALU运算仿真结果说明工作点波功能选择 sel 运算类型输入数据运算结果 c a b （1） 0000 通过PASS 4567 ? C=A , C=4567 （2） 0001 与 4567 23AC C=A AND B= 4567∧23AC = 0124 （3） 0010 或 4567 23AC C=A OR B = 4567∨23AC = 67EF （4） 0011 非 4567 ? C=NOT A = BA98 （5） 0100 异或 45467 23AC C=A XOR B = A⊕B = 4567⊕23AC = 66CB （6） 0101 加法 4567 23AC C=A + B= 4567+23AC= 6913 （7） 0110 减法 4567 35AC C=A – B = 4567-35AC =0FBB （8） 0111 加1 4567 ? C=A + 1 = 4567+1= 4568 （9） 1000 减1 4567 ? C=A – 1 = 4567-1 =4566 （10） 1001 清0 xxxx xxxx C=0000 （11） 1010~1111 其它 xxxx xxxx C=0000 9.