FPGA蜂鸣器发声控制设计.doc

蜂鸣器实验 【实验目的】 理解蜂鸣器的工作原理。 学习FPGA控制蜂鸣器的设计方法。 【实验设备】 带有quartusII软件的PC机一台。 FPGA实验箱以及电源线下载线。 【实验要求】 理解蜂鸣器原理。 实现按键控制蜂鸣器音调改变。 【实验原理】 蜂鸣器原理： 蜂鸣器的原理是非常简单的，我们所要了解的就是它能在不同频率脉冲下产生不同的音调，我们听到的音调一般在350HZ左右，而我们开发板的时钟频率是50MHZ，所以事先我们先进行分频，本实验中我们根350，来大致确定分频系数，我进行了120000分频，同学们在可听到的声音范围内可自由设置分频系数；设置通过按键来调节声音的频率，来改变音调，本实验中每次调节最少使分频系数增加10000，这样使音调变化比较明显。图 2.15蜂鸣器连接图。 图 2.15 蜂鸣器连接图 如图所示，蜂鸣器的正极接到VCC（＋5V）电源上面，蜂鸣器的负极接到三极管的发射极E，三极管的基级B经过限流电阻后由FPGA的引脚控制，当IO口输出高电平时，三极管截止，没有电流流过线圈，蜂鸣器不发声；当输出低电平时，三极管导通，这样蜂鸣器的电流形成回路，发出声音。 程序中改变FPGA的IO输出波形的频率，就可以调整控制蜂鸣器音调。另外，改变IO输出电平的高低电平占空比，则可以控制蜂鸣器的声音大小，本实验我们仅改变音调，不改变声音大小。 源码： module beep(clk,key,beep); input clk; input key; output beep; reg beep; reg[20:0] count; reg[20:0] n = 120000; always@(posedge clk) begin if(n==21b111111111111111111111) n=120000; else case(key) 1b0:begin n=n+10000; 1b1:n=n; default:n=n; endcase end always @ (posedge clk) begin if ( count n/2-1) begin count = count + 1b1; end else begin count = 21b0; beep = ~beep; end end endmodule 【实验步骤】 打开quartusII开发环境，打开ex17_beep的工程； 编译工程； 连接好电源线，下载线接JTAG接口，做好准备工作。 打开下载界面，导入.sof文件，下载运行，通过按复位键观察效果。 【思考练习】 练习编写程序，使蜂鸣器名叫频率可高可低。 module beep(clk,key,beep); input clk; input key; output beep; reg beep; reg [28:0] count; reg [28:0] n = 120000; always@(posedge clk) begin if(n==21b111111111111111111111) n=120000; else case(key) 1b0:n=n+10000; 1b1:n=n; default:n=n; endcase end always @ (posedge clk) begin if ( count n/2-1) begin count = count + 1b1; end else begin count = 21b0; beep = ~beep; end end endmodule