4.3反相器设计.pptVIP

* 第四章 CMOS单元电路 4.3 反相器的设计 * CMOS反相器 4.1 CMOS反相器的直流特性 4.2 CMOS反相器的瞬态特性 4.3 CMOS反相器的设计 * CMOS反相器 反相器的设计变量包括NMOS和PMOS的宽度和长度 实际的设计变量就是NMOS和PMOS的宽度（Wp和Wn） V V in out 反相器的逻辑符号 * CMOS 反相器的设计 完成能够实现设计要求的集成电路产品 设计要求： 功能 可靠性 速度 面积 功耗 * 噪声容限：逻辑阈值点 ? 把Vit(Vth)做为允许的输入高电平和 低电平极限 ? VNLM=Vit VNHM=VDD-Vit ? VNLM与VNHM中较小的 决定最大直流噪声容限 1、反相器的可靠性 * 可靠性：噪声容限 面向可靠性最优的设计目标，噪声容限最大就是使得Vit＝Vdd/2 在反相器的设计中通过器件尺寸的设计保持电路满足噪声容限的要求 利用噪声容限的设计要求可以得到Wp和Wn的一个方程 * 2、反相器的速度 一般用反相器的平均延迟时间表示速度 也可以分别用上升和下降延迟时间表示 利用速度的设计要求可以得到Wp和Wn的一个方程 * 3、反相器的面积 减小器件的宽度可以减小面积 例如最小面积的要求可以采用最小尺寸的器件尺寸 利用面积的设计要求可以得到Wp和Wn的一个方程 Polysilicon In Out V DD GND PMOS Metal 1 NMOS Contacts N Well * 4、反相器的功耗 增加器件宽长比会增加电容 电路速度增加也会提高功耗 电源电压的增加 功耗暂时不作为反相器设计的约束 * 反相器设计：综合 利用可靠性、速度和面积约束中的两个就可以得到一组Wp和Wn 对称反相器：对于NMOS和PMOS阈值基本相等的工艺，设计Kr＝1 对称反相器具有最大的噪声容限和相等的上升和下降延迟，在没有具体设计要求情况下是相对优化的设计 * 例 题 设计一个CMOS反相器，使最大噪声容限不小于0.44 VDD，且驱动1pF负载电容时上升、下降时间不大于10ns，设VDD = 5V，VTN = 0.8V，VTP = -1V，Cox = 4.6×10-8 F/cm2，μn = 500 cm2/Vs、μp = 200 cm2/Vs。 * αN=VTN/VDD=0.16, αP=-VTP/VDD=0.2 则 tr=1.85τr=10ns, τr=5.4ns 得到：KP=3.7×10-5 (A/V2) 同理得到： tf=1.73τf=10ns , τf =5.78ns KN=3.46×10-5 (A/V2), 考察噪声容限： VNLM= Vit=2.43V=0.49 VDD, VNHM=VDD- Vit=2.57V=0.51 VDD * 反相器链的设计 * 反相器链 CL 当电路扇出（负载电容）较大的时候，如何有效进行驱动 如果负载电容给定： 则为了获得最小In到Out的延迟，应该用多少级反相器，如何确定每级反相器的器件尺寸？ In Out * Inverter Delay 采用对称反相器 WP = 2WN =2W approx. equal resistances RN = RP approx. equal rise tpLH and fall tpHL delays tpHL = (ln 2) RNCL tpLH = (ln 2) RPCL Delay (D): 2W W 栅电容: * Inverter with Load Load(CL) Delay Cint CL Delay = 0.69RW(Cint + CL)= 0.69RW Cint(1+ CL /Cint) Delay (Internal) + Delay (Load) CN CP = 2CN 2W W * Delay Formula Cint = gCgin with g ? 1 f = CL/Cgin - effective fanout 反相器的本征延迟：tp0 = 0.69RwCint Cint CL Cgin * Apply to Inverter Chain CL In Out 1 2 N tp = tp1 + tp2 + …+ tpN * Optimal Tapering for Given N Delay equation has N - 1 unknowns, Cgin,2 – Cgin,N Minimize the delay, find N - 1 partial derivatives Result: Cgin,j+1/Cgin,j = Cgin,j/C