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数字后端设计流程-18 VIRTUOSO CADENCE – VIRTUOSO 专业版图编辑工具，结合CALIBRE可以对版图做在线检查修改。 使用方式与PROTEL类似。 VIRTUOSO生成最终流片版图 数字后端设计流程-19 SIGN-OUT 当设计完成时，应当保证其时序，功能，工艺等指标完全达到要求，只要有任意一点不能达标，便需要重新对设计做修改！ Foundry为了规避责任，故要求设计者在提交版图时签字画押，说明此版图已经经过检查，是没有错误的。 流片很贵，大家应慎之又慎。 宏单元是由相对逻辑门抽象级别更高的触发器、算术逻辑单元、硬体暂存器等组成的预定义逻辑功能实现单元。 * 数字后端版图设计 基于standcell的ASIC设计流程 数字前端设计。以生成可以布局布线的网表为终点。 数字后端设计。以生成可以可以送交foundry进行流片的GDS2文件为终点。 术语： tape-out—提交最终GDS2文件做加工； Foundry—芯片代工厂，如中芯国际。。。 算法模型 c/matlab code RTL HDL vhdl/verilog NETLIST verilog Standcell library 综合工具根据基本单元库的功能-时序模型，将行为级代码翻译成具体的电路实现结构 LAYOUT gds2 基于standcell的ASIC设计流程 布局布线工具根据基本单元库