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Altera PCI 核学习总结 PCI核工作模式 PCI核在生成时可选择两种工作模式：master/target模式和target模式；其中master/target模式下，PCI核可申请控制总线，作为master给其他PCI设备通信；也可以作为slave设备与master PCI设备通信；而在target模式，只能作为slave设备被其他PCI设备访问。在以上两种工作模式下，根据读写数据位宽（32bit和64bit），把PCI核分为4种：PCI_mt64、PCI_t64、PCI_mt32、PCI_t32； 在本设计中使用PCI_t32模式，即target工作模式，读写数据位宽32bit；故以下的介绍中主要针对PCI_t32模式的使用说明； 在quartus中例化PCI核 注意界面右边的IP Catalog部分，在这里选择你想要IP核，如果界面上没有这个选择部分，则通过点击Tools -- IP Catalog 调出来； 在Library - interface protocols 中点击PCI 点开PCI后可以看到PCI Compiler v14.1，双击； 填写PCI核的命名（pci_core），选择生成IP核的相关代码是VHDL 或 Verilog，按自己需求选；点击OK； 跳转出此界面，有6个选项， about this core ：里面介绍了此IP 核的一些基本信息，例如版本、发布时间和能支持的FPGA器件型号； documentation：PCI核使用的指导文档 quartus II constraints ：关于PCI核的约束文件 step 1 ：parameter ：用来设置PCI核基本参数 compact PCI为紧凑型PCI接口，在接口协议上没有区别，只是在硬件接口连接上有区别；故按照硬件设计选在PCI或CompactPCI。 Master/Target 或 Target Only，两者区别为： 如：目前有3个CPU在PCI总线上，分别标号CPU1,CPU2,CPU3，其中CPU1为HOST,CPU2/3为Target,CPU1 HOST为PCI总线分配PCI空间等资源并赋予Target一定的读写权限;资源分配完毕，3个CPU可以相互访问，当CPU1访问(读写)CPU2/3时，CPU1是Master,当CPU2访问CPU1/3时，CPU2就是Master；被访问的对象就是Slaver；也就是CPUx要访问PCI总线上的设备时先要向PCI HOSTS（CPU1上的总线控制器）申请对总线的操作，占有了这总线的操作的CPU就是Master; 在这个步骤下选择PCI和master/target，然后点击Next； 填写参数值； 填写Base address register值，点击Next； 点击Finish； step2 ：set up simulation ： 生成仿真模型，点击OK step3 ：generate 最后完成IP核生成； PCI核引脚信号说明 以上信号列表中，PCI signal 是主设备端控制的信号；凡是local-side信号都是本地端控制的信号；在本设计中使用时，主设备端指CPU，本地端就是FPGA，所以在代码设计中，只要控制local_side信号就可以了。本地端的信号在PCI_mt64、PCI_t64、PCI_mt32、PCI_t32四种模式下，使用情况不同，有的信号用不到。 信号名位宽（bit）接口属性说明clk1input参考时钟，使用33M或66Mrstn1input复位信号，低电平有效l_adi32input地址与数据复用总线，在目标读事务时，用来传输本地端的有效数据；在master模式，用来提供地址。在master模式，当lm_adr_ackn为有效时，提供地址到总线；lt_rdyn1input本地目标设备已准备好；在对本地目标设备读操作时，it_rdyn有效，表示输入数据有效；当对本地目标设备写操作时，it_rdyn有效，表示本地目标设备准备好接收数据。在目标读时，it_rdyn无效会延迟当前状态的转移；lt_abortn1input本地目标设备中止请求，本地端应该使能此信号，要求IP核发送中止请求给master设备；当遇到重大错误，或不能完成当前数据处理时；lt_discn1input本地目标设备断开请求，有效时要求IP核发重试或断开连接；lirqn1input本地中断请求。本地外围设备使能lirqnl_adro32output本地地址输出，在目标设备处理过程中由PCI核控制l_dato32output本地数据输出，使用I_dato时，在目标设备写操作或本地主设备读操作时；