第11章综合设计实例剖析.ppt

always @(posedge clk or enable_count_k) if(enable_count_k==0) begin counter_k=0; count_k_end=0; end else if(counter_k=key_timeout) count_k_end=1; else counter_k=counter_k+1; always @(posedge clk or enable_count_a) if(enable_count_a==0) begin counter_a=0; count_a_end=0; end else if(counter_a=key_timeout) count_a_end=1; else counter_a=counter_a+1; endmodule //测试模块部分 module stimulus; reg key,alarm_button,time_button,clk,reset; wire load_new_a,load_new_c,show_new_time,show_a; alarm_ctr alarm1(key,alarm_button,time_button,clk,reset, load_new_a,load_new_c,show_new_time,show_a); initial begin key=0; alarm_button=0; time_button=0; clk=0; reset=1; #5 reset=0; #5 reset=1; #10 key=1; #10 key=0; alarm_button=1; #20 alarm_button=0; key=1; #10 time_button=1; key=0; #20 time_button=0; alarm_button=1; #150 key=0; #20 reset=0; #10 $finish; end always #5 clk=~clk; endmodule 　　测试结果如图11.5所示。 图11.5 闹钟控制器的仿真结果 11.2 RISC中央处理单元(CPU)的顶层设计 　　RISC(Reduced Instruction Set Computer)的含义是精简指令集计算机，这意味着计算机的指令集非常简单，所谓指令集简单是与复杂指令集计算机(CISC)相对比而言。RISC很适合于用超大规模集成电路实现，由于指令简单，所以译码复杂度低，同时可以针对各条指令对硬件进行优化，因此指令的执行速度很高，从而弥补了其指令个数少的缺点。本节通过一个经简化只有8条指令的、字长为16位的RISC中央处理单元(CPU)的顶层设计实例来说明用Verilog HDL对复杂电路进行建模的方法。 　　RISC_CPU本身是一个极其复杂的数字电路，可分成9个基本部件：累加器(accumulator)、RISC算术运算单元(alu)、数据控制器(datactrl)、动态存储器(memory)、指令寄存器(instruction register)、状态控制器(state controller)、程序计数器(programm counter)、地址多路器(addrmux)和时钟发生器(clkgen)等，其基本部件的逻辑比较简单。利用Verilog HDL将基本部件的功能描述清楚，并对各部件的输入、输出逻辑关系进行仿真验证，再利用结构建模的方法将基本部件组合成一个顶层模块，由此就完成了RISC中央处理单元(CPU)的顶层设计。下面各节分别讨论各基本部件的Verilog HDL描述，最后给出顶层设计模块。 11.2.1 累加器用寄存器 　　累加器用寄存器用于存放当前的结果，它也是双目运算中的一个数据来源，其外部端口如图11.6所示。 图11.6 累计器用寄存器的外部端口 　　当reset信号有效(低电平有效)时，该寄存器清零。当来自CPU状态控制器的信号load_acc有效时，累加器用寄存器被启动，在clock时钟的上