VHDL语言与字系统设计--西电.docVIP

科 目：VHDL语言与数字系统EDA设计目 录 实验一······································1 实验二······································5 实验三······································9 实验四······································11 实验五······································17 作业········································27 实验一 实验内容 用IF语句设计一个四－十六译码器； 用CASE语句设计一个四－十六译码器； 用GENERATE语句构造一个串行的十六进制计数器。 实验目的 会用VHDL语言实现一些简单的组合逻辑和时序逻辑，学会使用相关EDA软件进行VHDL代码的输入、仿真。 实验方案 本实验有三个小实验组成，先分别将方案分别列出： a：用IF语句设计一个四－十六译码器 接口信号的定义如图--1： g1，g2a，g2b为片选信号，sel为输入 编码，y为译码输出 图-1 b：用CASE语句设计一个四－十六译码器 接口定义同样的如图-1： g1，g2a，g2b为片选信号，sel为输入编码，y为译码输出 c：用GENERATE语句构造一个串行的十六进制计数器 先用行为描述设计一个D触发器，然后用结构描述的方法将四个D触发器用特定的接法连接起来。其中clk、clr为时钟和清零输入，q为计数输出。图- 2即综合器生成的RTL框图。 图-2 十六进制计数器的RTL框图 仿真结果（仿真软件：Quartus II 7.2 ） a：用IF语句实现的四－十六译码器的仿真结果 上图为：片选信号无效的时候的仿真波形，输出为高电平。 上图为：片选信号有效的时候的仿真波形。 b：用CASE语句实现的一个四－十六译码器的仿真结果（直接让片选有效） c：用GENERATE语句构造的串行的十六进制计数器的仿真波形 注：当clr为0时对计数结果清零，时钟上升沿计数器加1.  关键部分代码 a：用IF语句设计一个四－十六译码器 PROCESS(G1,g2a,g2b,sel) begin if(g1=1and g2a=0and g2b=0)then if(sel=0000)then y=1111111111111110; elsif(sel=0001)then y=1111111111111101; elsif(sel=0010)then y=1111111111111011; elsif(sel=0011)then y=1111111111110111; elsif(sel=0100)then y=1111111111101111; elsif(sel=0101)then y=1111111111011111; elsif(sel=0110)then y=1111111110111111; elsif(sel=0111)then y=1111111101111111; elsif(sel=1000)then y=1111111011111111; elsif(sel=1001)then y=1111110111111111; elsif(sel=1010)then y=1111101111111111; elsif(sel=1011)then y=1111011111111111; elsif(sel=1100)then y=1110111111111111; elsif(sel=1101)then y=1101111111111111; elsif(sel=1110)then y=1011111111111