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实 验 报 告 实验课程名称 VHDL 实验项目名称 全加器的描述 年 级 09级 专 业 电子科学与技术 学生姓名 张珍丽 学 号 0907010033 指 导 老 师 顾平老师 理 学 院 实验时间： 2011 年 12 月 4 日 一、试验名称：全加器的描述 二、实验目的： （1）掌握QuartusII的实验环境； （2）掌握项目的建立方法； （3）学习文本文档的输入方法； （4）学习EDA工具对文本文件的编译； （5）学习波形文件的建立和保存； （6）学习EDA工具的软件仿真方法； （7）了解PLD的工程下载方法及硬件仿真。 三、实验原理：全加法器可以包含进位，可以利用VHDL语言实现 四、实验器材：计算机一台，试验箱一个，PC一台 五、实验步骤： （1）编写程序如下： （2）仿真，验证程序无误 （3）建波形文件后，进行功能仿真的波形文件如下图所示 （4）下载：首先选对应的管脚如下 （5）下载成功 六、结果验证： 七、试验总结： 通过实验的学习，熟悉并逐渐掌握了使用QuartusII软件进行硬件电路设计的步骤： （1）、创建工程 （2）建立VHDL文件 （3）编写程序 （4）点击（start compilation）对.VHDL文件进行编译仿真 （5）点击processing下拉菜单中的generate functional simulation netlist，生成功能性仿真网表。 （6）建立波形文件，在文件中查找节点保存后仿真 （7）点击assignment下拉菜单选择pins，进行器件的功能引脚配置，仿真成功后点击，从而实现设计目标文件的下载。