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第6章 QUARTUSΙΙ 宏功能模块应用 6.1流水线乘法累加器设计 6.1流水线乘法累加器设计 6.1流水线乘法累加器设计 3.1流水线乘法累加器设计 6.1流水线乘法累加器设计 6.1流水线乘法累加器设计 6.1流水线乘法累加器设计 6.1流水线乘法累加器设计 6.1流水线乘法累加器设计 6.1流水线乘法累加器设计 6.1流水线乘法累加器设计 6.1流水线乘法累加器设计 6.1流水线乘法累加器设计 6.1流水线乘法累加器设计 6.1流水线乘法累加器设计 6.1流水线乘法累加器设计 6.2 逻辑数据采样电路设计 3.2 逻辑数据采样电路设计 6.2 逻辑数据采样电路设计 6.2 逻辑数据采样电路设计 6.2 逻辑数据采样电路设计 6.2 逻辑数据采样电路设计 6.2 逻辑数据采样电路设计 6.2 逻辑数据采样电路设计 6.2 逻辑数据采样电路设计 6.2 逻辑数据采样电路设计 6.2 逻辑数据采样电路设计 6.2 逻辑数据采样电路设计 6.3 在系统存储器数据读写编辑器应用 6.3 在系统存储器数据读写编辑器应用 6.3 在系统存储器数据读写编辑器应用 6.3 在系统存储器数据读写编辑器应用 6.3 在系统存储器数据读写编辑器应用 6.3 在系统存储器数据读写编辑器应用 6.4 FIFO模块定制 6.4 FIFO模块定制 图6-30 In-System Memory Content Editor编辑窗中硬件通信口设置 2. 打开在系统存储单元编辑窗 图6-31 In-System Memory Content Editor扫描FPGA结果 2. 打开在系统存储单元编辑窗 图6-32 In-System Memory Content Editor上载FPGA中RAM数据 3. 读取RAM中的数据 图6-33 利用In-System Memory Content Editor读取LPM_RAM中数据 3. 读取RAM中的数据 图6-34利用In-System Memory Content Editor向LPM_RAM下载数据文件 4. 编辑下载RAM中的数据 5. 输入输出数据文件 图6-35 FIFO编辑窗 * * EDA 技 术 6.1.1 电路结构与工作原理 图6-1 流水线乘法累加器顶层设计 6.1.2 电路结构与工作原理 图6-2 定制新的宏功能块 1. 调用乘法器 6.1.2 电路结构与工作原理 图6-3 选择LPM宏功能模块 1. 调用乘法器 3.1.2 电路结构与工作原理 图6-4 设置乘法器参数 1. 调用乘法器 6.1.2 电路结构与工作原理 图6-5 设置乘法器结构类型 1. 调用乘法器 6.1.2 电路结构与工作原理 图6-6将LPM乘法器设置为流水线工作方式 1. 调用乘法器 6.1.2 电路结构与工作原理 图6-7 设置LPM加法器类型 2. 调用加法器和锁存器 6.1.2 电路结构与工作原理 图6-8 选择加法器数据输入类型 2. 调用加法器和锁存器 6.1.2 电路结构与工作原理 图6-9 为加法器增加进位输出 2. 调用加法器和锁存器 6.1.2 电路结构与工作原理 图6-10 为加法器增加流水线功能 2. 调用加法器和锁存器 6.1.2 电路结构与工作原理 图6-11 为LPM寄存器选择D触发器类型 2. 调用加法器和锁存器 6.1.3 电路时序仿真与测试 图6-12 基于逻辑宏单元的设计报告 6.1.3 电路时序仿真与测试 图6-13 基于专用嵌入式乘法器模块的设计报告 6.1.3 电路时序仿真与测试 图6-14 基于逻辑宏单元的流水线乘法累加器时序分析报告 6.1.3 电路时序仿真与测试 图6-15基于专用嵌入式乘法器模块的流水线乘法累加器时序分析报告 6.1.3 电路时序仿真与测试 图6-16 MULTADD工程仿真波形 图6-17 逻辑数据采样电路顶层设计 图6-18 调用LPM RAM宏功能模块 图6-19 LPM RAM参数设置 图6-20 增加时钟使能控制 图6-21 允许在系统存储器内容编辑器能对此RAM编辑 图6-22 调用LPM计数器 图6-23 设置为加法计数器 图6-24 设置为二进制计数器 图6-25 增加异步清0控制 图6-26 键入默认参数 图6-27加入默认参数 图6-28 逻辑数据采样电路时序仿真波形 图6-29 引脚锁定 1. 锁定引脚 *