8存储系统研讨.ppt

图6.26 习题6.10译码器连接图 　　处理器访问SDRAM时，SDRAM的所有输入或输出信号均在系统时钟CLK的上升沿被存储器内部电路锁定或输出，也就是说，SDRAM的地址信号、数据信号以及控制信号都是在CLK的上升沿采样或驱动的。这样做的目的是为了使SDRAM的操作在系统时钟CLK的控制下，与系统的高速操作严格同步进行，从而避免因读写存储器产生的“盲目”等待状态，以此来提高存储器的访问速度。 　　在传统的DRAM中，处理器向存储器输出地址和控制信号，说明DRAM中某一指定位置的数据应该读出或应该将数据写入某一指定位置，经过一段访问延迟之后，才可以进行数据的读取或写入。在这段访问延迟期间，DRAM进行内部各种动作，如行列选择、地址译码、数据读出或写入、数据放大等，外部引发访问操作的主控制器则必须简单地等待这段延时，因此，降低了系统的性能。 　然而，在对SDRAM进行访问时，存储器的各项动作均在系统时钟的控制下完成，处理器或其他主控制器执行指令通过地址总线向SDRAM输出地址编码信息，SDRAM中的地址锁存器锁存地址，经过几个时钟周期之后，SDRAM便进行响应。在SDRAM进行响应(如行列选择、地址译码、数据读出或写入、数据放大)期间，因对SDRAM操作的时序确定(如突发周期)，处理器或其他主控制器能够安全地处理其他任务，而无需简单地等待，因此，提高了整个计算机系统的性能，而且，还简化了使用SDRAM进行存储器系统的应用设计。 　　在SDRAM内部控制逻辑中，SDRAM采用了一种突发模式，以减少地址的建立时间和第一次访问之后行列预充电时间。在突发模式下，在第一个数据项被访问后，一系列的数据项能够迅速按时钟同步读出。当进行访问操作时，如果所有要访问的数据项是按顺序进行的，并且，它们都处于第一次访问之后的相同行中，则这种突发模式非常有效。 　　另外，SDRAM内部存储体都采用能够并行操作的分组结构，各分组可以交替地与存储器外部数据总线交换信息，从而提高了整个存储器芯片的访问速度；SDRAM中还包含特有的模式寄存器和控制逻辑，以配合SDRAM适应特殊系统的要求。目前由SDRAM构成的系统存储器，已经广泛应用于现代微型机中，并且成为市场主流。 6.5.4 突发存取的高速动态随机存储器Rambus DRAM 　　Rambus DRAM(简称为RDRAM)是继SDRAM之后的新型高速动态随机存储器。RDRAM与以前的DRAM不同的是，RDRAM在内部结构上进行了重新设计，并采用了新的信号接口技术，因此，RDRAM的对外接口也不同于以前的DRAM，它们由Rambus公司首次提出，后被计算机界广泛接受与生产，主要应用于计算机存储系统、图形、视频和其他需要高带宽、低延迟的应用场合。现在，Intel公司推出的820/840芯片组均支持RDRAM应用。 　　目前，RDRAM的容量一般为64 Mb/72 Mb或128 Mb/144 Mb，组织结构为4 M或8 M?×?16位或4 M或8 M?×?18位，具有极高的速度，使用Rambus信号标准(RSL)技术，允许在传统的系统和板级设计技术基础上进行600 MHz或800 MHz的数据传输，RDRAM能够在1.25 ns内传输两次数据。 　　从RDRAM结构上看，它允许多个设备同时以极高的带宽随机寻址存储器，传输数据时，独立的控制和数据总线对行、列进行单独控制，使总线的使用效率提高95%以上，RDRAM中的多组(可分成16、32或64组)结构支持最多4组的同时传输。通过对系统的合理设计，可以设计出灵活的、适应于高速传输的、大容量的存储器系统，对于18位的内部结构，还支持高带宽的纠错处理。 　　RDRAM具有如下特点： 　　(1) 具有极高的带宽：支持1.6 Gb/s的数据传输率；独立的控制和数据总线，具有最高的性能；独立的行、列控制总线，使寻址更加容易，效率更高；多组的内部结构中，其中4组能够同时以全带宽进行数据传输。 　　(2) 低延迟特性：具有减少读延迟的写缓冲；控制器可灵活使用的三种预充电机制；各组间的交替传输。 　　(3) 高级的电源管理特性：具有多种低功耗状态，允许电源功耗只在传输时间处于激活状态；自我刷新时的低功耗状态。 　　(4) 灵活的内部组织：18位的组织结构允许进行纠错ECC配置或增加存储带宽；16位的组织结构允许使用在低成本场合。 　　(5) 采用Rambus信号标准(RSL)，使数据传输在800 MHz下可靠工作，整个存储芯片可以工作在2.5 V的低电压环境下。 　　由RDRAM构成的系统存储器已经开始应用于现代微机之中，并可能成为服务器及其他高性能计算机的主流存储器系统。 6.6 存储器的扩展及其控制 6.6.1 主存储器容量的扩展 　　要组成一个主存，首先