VHDL程序设计电子科技大学研讨.ppt

* * 仿真结果： * FSM有限状态机(简称状态机) 将一项功能的完成分解为若干步，每一步对应于二进制的一个状态，通过预先设计的顺序在各状态之间进行转换，状态转换的过程就是实现逻辑功能的过程，任何时序电路都可以表示为有限状态机。 FSM改善了纯硬件数字系统顺序方式控制的不灵活性。 状态机具有相对简单、易于排错的结构模式。 状态机容易构成性能良好的同步时序逻辑模块。 在实现可靠性方面，状态机有其巨大的优势。 状态机设计思想可广泛应用于诸多领域。 3.10 状态机的VHDL设计 有限状态机的组成 * 次态逻辑 状态寄存器 输出逻辑 输入 输出 状态 反馈 状态机=组合逻辑（次态逻辑+输出逻辑）+寄存器 组合逻辑又分为次态逻辑和输出逻辑两部分。次态逻 辑用来确定状态机的下一个状态，输出逻辑用来确定 有限状态机的输出。 组合逻辑又分为次态逻辑和输出逻辑两部分。次态逻 辑用来确定状态机的下一个状态，输出逻辑用来确定 有限状态机的输出。 用来存储状态机的内部状态 * * 状态机的VHDL设计 ·采用枚举类型来定义状态机的各个状态 ·采用多个进程描述状态机的内部逻辑 * FSM 进程的VHDL描述方式： 状态机的分类： 摩尔型状态机（Moore） --输出信号仅和当前状态有关并且仅在系统时钟同步下发生变化。 米勒型状态机（Me