VHDL设计进阶研讨.ppt

3.4.3 三态总线电路设计 图3-17 例3-15错误的综合结果 3.4.3 三态总线电路设计 library ieee; use ieee.std_logic_1164.all; entity tri is port (ctl : in std_logic_vector(1 downto 0); datain1， datain2，datain3， datain4 : in std_logic_vector(7 downto 0); q : out std_logic_vector(7 downto 0) ); end tri; architecture body_tri of tri is begin q = datain1 when ctl=00 else (others =Z) ; q = datain2 when ctl=01 else (others =Z) ; q = datain3 when ctl=10 else (others =Z) ; q = datain4 when ctl=11 else (others =Z) ; end body_tri; 【例3-16】 3.4.3 三态总线电路设计 图3-18 例3-16正确的综合结果 3.4.4 顺序