第2章_CMOS数字集成电路汇编.pptVIP

第二章 CMOS数字集成电路 2.1 引言  2.2 集成电路的主要生产工艺 晶片准备 制版 光刻工艺 氧化工艺 淀积 腐蚀 扩散 2.3 CMOS反相器及其版图 2.3.1 MOS晶体管及其版图 NMOS管特性 漏极电流 NMOS管特性 当不考虑沟道长度调制系数λ的影响时: 对于PMOS管 NMOS管在线性区的沟道电阻 NMOS管作电阻 2.3.2 CMOS反相器的结构及其版图 CMOS反相器的制作工艺 物理结果截面(侧视) 2.4 设计规则和工艺参数 分布电容 MOS晶体管的器件电容 扩散电容 连线电容 信号沿导线传播的延迟依赖于许多因素，包括导线的分布电阻与电容，驱动源的阻抗，以及负载阻抗。对于长线，由导线层中分布电阻和分布电容引起的传播延迟起支配作用。 导线的延迟时间 门的延迟 CMOS门的延迟下降时间 CMOS电路的功耗 静态功耗 2.5 CMOS数字电路的特征 2.5.1 标准逻辑电平 2.5.2 逻辑扇出特性 R 2.5.3 容性负载及其影响 tPD=tLH+tHL=2.2(RP+RN)C 2.5.4 CMOS电路的噪声容限 设VOL和VOH是反相器的额定输出低电平和高电平，VIL和VIH是反相器输入端的阈值电压，则当反相器的输入Vi≤VIL时，反相器输出为高电平；Vi≥VIH时，反相器输出为低电平，当VIL≤Vi≤VIH时，电路处于不定态。VIL是保证可靠的逻辑“1”状态CMOS反相器的最大输入电压，VIH是保证可靠的逻辑“0”状态CMOS反相器的最小输入电压。于是，定义噪声容限为： 低电平噪声容限 NML=VIL-VOL 高电平噪声容限 NMH=VOH -VIH CMOS电路的噪声容限的分析计算 CMOS反相器的直流电压转移特性曲线 CMOS电路的噪声容限 对于典型的CMOS电路，VTN =1V，VTP = -1V，VDD = 5V， 2.6 CMOS逻辑门 2.6.1 CMOS或非门 2.6.2 CMOS与非门 2.7 CMOS传输门 2.7.2 CMOS传输 * * P型衬底 SiO2 N+ N+ G S D 金属 L W 多晶硅 SiO2 源(N+) 漏(N+) NMOS晶体管 栅(G) 源(S) 漏(D) 栅氧化层 P型 NMOS管的物理模型 P型衬底 N+ N+ 空穴 电子 沟道 截止状态VGSVTN 线性区 VGSVTN VGSVDS+VTN 饱和区 VTNVGSVDS+VTN VGSVTP VGSVDS+VTP VGS+VTPVGSVTP 数字电路的应用中 RDS PMOS管 RP=RN VOUT CMOS反相器 VDD VIN M1 M2 VDD VOUT RP (M2) VIN VIN RN (M1) CMOS反相器的等效模型 场氧化(FOX) 掩膜板(顶视) N阱 N阱掩膜板 薄氧掩膜板 薄氧层 P型衬底 N阱 P型衬底 N阱 薄氧化层 多晶硅掩膜板 多晶硅 N+掩膜板 N+ N+ P型衬底 N阱 多晶硅 NMOS管 P型衬底 N阱 N+ N+ PMOS管 P型衬底 N阱 N+ N+ P+ P+ N+ P+ P+掩膜板(负) 金属 金属掩膜板 P型衬底 N阱 N+ N+ P+ P+ 接触 接触孔 接触掩膜 P型衬底 N阱 N+ N+ P+ P+ 金属 几何设计规则 电学设计规则 设 计 规 则 几何规则规定了版图制作中 的各种尺寸,对版图各层之间 的重叠、有源区的特征尺寸、 以及线条的宽度和间距等几 何尺寸所作出的规定。 电学规则是电路连线电阻、 分布电容、功耗等应达到 的指标