4.5复杂逻辑门结构1精编.ppt

* 静态CMOS逻辑电路 复杂逻辑门 * CMOS复杂逻辑门 静态CMOS逻辑门的构成 复杂CMOS逻辑门的分析与设计 异或门 类NMOS逻辑电路 * 与非门－－复杂逻辑门 D C B A D C B A CY C3 C2 C1 * 静态CMOS逻辑门的构成特点 1）每个输入信号同时接一个 NMOS管和一个PMOS管 的栅极, n输入逻辑门有 2n个管子。 2）实现带“非”的逻辑功能 input: x1,x2,……,xn output: To be continued… D C B A D C B A CY C3 C2 C1 * F1 F2 F = F1 F2 F1 F2 + F = F1 F2 A B C F = A B C A B C F = A B C + + 3) 逻辑函数F(x1,x2,……,xn) 决定于管子的 连接关系。 NMOS：串与并或 PMOS：串或并与 4) 静态CMOS逻辑门保持了CMOS反相器无比电路的优点 D C B A D C B A CY C3 C2 C1 * 复杂逻辑门的结构 Hints:对于给定电路,根据NMOS逻辑块确定电路功能。 NMOS：串与并或 PMOS：串或并与 * Example 电路图 逻辑图 Y=(A+B)C+D Hints:对于给定功能, 先画出NMOS电路, PMOS与NMOS是对 偶连接关系。 NMOS：串与并或 PMOS：串或并与 * 静态CMOS电路结构 互补CMOS结构，上拉和下拉逻辑功能相同（避免短路和输出节点悬浮） 大电容节点应该尽量靠近电源（减小输出节点电容） 逻辑变形减少逻辑表达式中变量的重复可以共享串并联器件（减少器件数目和电容） * 静态CMOS：实现不带“非”的逻辑 实现不带“非”的逻辑功能需要用互补CMOS门加一个反相器，或者是两级互补CMOS 例如实现： 方案一： 方案二： 方案三： 二与非、反相器、二或非 分析：速度、面积 * CMOS复杂逻辑门 静态CMOS逻辑门的构成 复杂CMOS逻辑门的分析与设计 异或门/多路器/全加器 类NMOS逻辑电路 复杂逻辑门的分析—直流 根据给定的电路，分析直流特性，画出VTC 根据逻辑阈值点，分析电路的噪声容限 * 复杂逻辑门的分析与设计—瞬态 分析电路的最大上升/下降时间及延迟 电容的处理： 忽略串联中间节点电容，只考虑输出节点电容 如果外部负载很大，甚至可以忽略输出节点的源漏区电容 * * 例题 若要求电路驱动0.1pF负载电容时，上升、下降时间不大于1ns,已知：Cox=7E-8F/cm2, VDD=5V, VTN=0.8V, VTP=-0.9V, μn=400cm2/Vs, μp=200cm2/Vs. 根据tr和tf的公式和工艺条件，可以求出： 根据工艺条件，求出每个管子尺寸 如果需要分析噪声容限 * 设计考虑：对称结构 如果没有特定的应用要求，对称结构是比较优化的设计 选择最坏情况的上拉和下拉路径，器件尺寸使得其导电因子（等效电阻）相等 * 本节总结 静态CMOS逻辑门的构成 复杂CMOS逻辑门的设计与设计 * While output capacitance makes full swing transition (from VDD to 0), internal nodes only transition from VDD-VTn to GND C1, C2, C3 on the order of 0.85 fF for W/L of 0.5/0.25 NMOS and 0.375/0.25 PMOS CL of 3.2 fF with no output load (all diffusion capacitance – intrinsic capacitance of the gate itself). To give a 80.3 psec tpHL (simulated as 86 psec) * While output capacitance makes full swing transition (from VDD to 0), internal nodes only transition from VDD-VTn to GND C1, C2, C3 on the order of 0.85 fF for W/L of 0.5/0.25 NMOS and 0.375/0.25 PMOS CL of 3.2 fF wi