实验指导书论述.docxVIP

Verilog_HDL与FPGA设计基础 实验指导书 电子工程学院 微电子系 说 明 本实验指导书用于《基于Verilog_HDL的FPGA设计基础》课程内实验指导。 实验指导书主要内容只包括大纲所列课内基本实验，学生自选实验题目可由学生自由选择，并参考本课程网站所提供的复杂电路设计实例完成。 实验所用EDA工具的使用方法均配有屏幕录像视频，可配合实验指导书一起使用。 实验报告格式和要求 实验报告要求采用按“设计规范”的方式撰写，具体格式和要求如下： 第一页： 实验题目 版本v1.0 专业： 班级： 姓名： 学号： 日期 第二页开始： 功能描述： 应简要，但全面的描述实验题目要完成的功能。 设计方案：（如果题目复杂，可分为总体设计方案和详细设计方案） 对设计思想，方法以及所设计电路的基本结构进行描述，辅以总体设计框图，子模块框图（多模块的复杂设计情况）以及管脚列表进行说明。 验证方案： 给出验证设计的基本思想和方法，仿真用例等。如果是需要下载到开发板上的实验，要给出开发板型号、管脚分配的.udf文件 设计代码： 带有注释的设计和仿真代码。 仿真结果分析 1、逻辑仿真结果：在Modelsim中对设计仿真，对照验证方案对仿真结果进行分析说明。 2、下载验证：对下载到开发板上的设计仿真结果进行说明，最好配有结果照片。 实验一 熟悉Modelsim仿真环境 实验目的 熟悉Modelsim仿真环境，为后续的电路设计、仿真等工作打好基础。 实验要求 1、学会使用Modelsim仿真器的基本功能； 2、按照仿真程序的结构编写仿真程序。 实验原理 ModelSim HDL仿真工具同时支持VHDL和verilog两种硬件描述语言的仿真及混合仿真。它们的仿真步骤基本一致。在此只给出verilog的仿真步骤。 1、打开Modelsim工具，显示如下界面： 2、创建工程 1）点击File-new-project，弹出下面窗口： 2）在窗口中敲入工程名和工程存储的目录地址，点击OK按钮，弹出如下窗口： 3）如果已经编写好程序代码，直接点击“add existing file”，弹出如下窗口： 点击Browse按钮选择编辑好的代码文件，然后点击OK。 如果没有编辑好的代码，需要在仿真工具中编辑，点击“create new file”，弹出如下窗口： 敲入代码文件名，并在add file as type栏选择verilog格式，点击OK，出现如下画面： 然后双击文件名，对文件进行编辑。 3、编译文件 1）点击按钮编译所有工程下的文件； 2）点击按钮对单个文件进行编译。 编译结果如下窗口所示： 如果编译成功，显示绿色成功指示；如果不成功，报告错误个数，双击红色错误即可显示错误的具体细节。 4、开始仿真 1）点击simulation-start simulation，展开work工作库，选择测试文件为顶层文件，点击OK。 2）点击add-to wave-all items in region and below,添加波形文件，将顶层目录下的所有信号都添加到波形文件中。也可以选择all items in region，只添加顶层文件中的信号，或者添加all items in design添加设计中的信号！ 点击后弹出如下窗口： 3）点击按钮运行，运行时间如按钮左边窗口显示，运行时间可以修改。继续运行可以再次点击按钮。重新开始运行点击按钮。中断运行点击按钮。中断后，从中断点继续运行点击按钮。一直运行点击按钮，注意点击一直运行按钮后，除非测试文件中有$stop或者$finish，否则仿真不会自动停止。 4）点击运行按钮后，显示如下画面： 缩小波形图点击按钮 ，放大波形图点击按钮。 实验内容及步骤 1、实验内容 用Modelsim工具仿真一个4位同步计数器电路。 2、实验步骤 1）按照实验原理的步骤要求完成工程的创建工作； 2）编写4位同步计数器电路； 3）编写4位同步计数器电路仿真程序； 4）按照实验原理的步骤完成电路的编译及仿真工作，观察输出波形，检验结果是否正确，如果正确完成实验，如果结果出错，通过查看电路中间变量等方法，纠错，并重新编译，仿真，直到结果正确为止。 撰写报告 按附录要求撰写总结报告  实验二 设计一个四位的先行进位全加器 实验目的 1、掌握门级电路描述的方法； 2、掌握电路仿真程序编写技巧。 实验要求 1、可综合的门级电路描述一个4位的先行进位全加器； 2、编写电路仿真程序，要求测试输入的所有组合情况； 3、观察仿真结果。 实验原理 串行进位加法器需要一级一级的进位，进位延迟很大。先行进位加法器（也叫超前进位加法器）可以有效的减少进位延迟。