chap1CPLDFPGA概述概论.ppt

CPLD/FPGA设计;教 学 安 排;课 程 目 标;Chap1 CPLD/FPGA概述;目 录;1.1 CPLD/FPGA的发展历程 ;2、中小规模数字电子电路设计 数字电路设计的基本方法 布尔函数－－数字系统数学基础（卡诺图） 组合电路设计 问题?逻辑关系?真值表?化简?逻辑图 时序电路设计 列出原始状态转移图和表?状态优化?状态分配?触发器选型?求解方程式?逻辑图 中小规模数字电路设计局限 设计方法的局限 卡诺图只适用于输入比较少的函数的化简。 采用”搭积木”的方法进行设计.必须熟悉各种中小规模芯片使用方法,从中挑选最合适的器件,缺乏灵活性. 设计系统所需要的芯片种类多，且数量很大。 采用中小规模器件的局限 电路板面积很大，芯片数量很多， 功耗很大，可靠性低 设计比较困难 电路修改很麻烦;3、PLD出现的背景 电路集成度不断提高 SSI?MSI?LSI?VLSI 计算机技术的发展使EDA技术得到广泛应用 设计方法的发展 自下而上?自上而下 用户需要设计自己需要的专用电路 专用集成电路（ASIC－Application Specific Integrated Circuits）开发周期长，投入大，风险大 可编程器件PLD：开发周期短，投入小，风险小;;5、 PLD器件的命名与选型 EP1K 100 S Q C 208－1 EP1K：产品系列为EP1K000系列 100：有100个逻辑宏单元 S：电压为5V，AE为3.3V，B为2.5V Q：Q代表封装形式为PQFP，L封装为PLCC等 C：商业级（Commercial）0～70度， I：工业级（Industry），－40～85度 M：军品级（Military），－55～125度 208：管脚数目 -1：速度级别，10是250MHz; ; 最大的PLD供应商之一 FPGA的发明者，最大的PLD供应商之一 ISP技术的发明者 提供军品及宇航级产品 ;8、PLD器件的分类 按集成度 低密度 PROM,EPROM,EEPROM,PAL,PLA,GAL 只能完成较小规模的逻辑电路 高密度，已经有超过400万门的器件 EPLD ,CPLD,FPGA 可用于设计大规模的数字系统集成度高，甚至可以做到SOC（System On a Chip） 按结构特点 基于与或阵列结构的器件－－阵列型 PROM，EEPROM，PAL，GAL，CPLD CPLD的代表芯片如：Altera的MAX系列 基于门阵列结构的器件－－单元型 FPGA;按编程工艺 熔丝或反熔丝编程器件－－Actel的FPGA??件 体积小，集成度高，速度高，易加密，抗干扰，耐高温 只能一次编程，在设计初期阶段不灵活 SRAM－－大多数公司的FPGA器件 可反复编程，实现系统功能的动态重构 每次上电需重新下载，实际应用时需外挂EEPROM用于保存程序 EEPROM－－大多数CPLD器件 可反复编程 不用每次上电重新下载，但相对速度慢，功耗较大;;9、PLD中的逻辑结构;;用PROM实现组合逻辑电路功能;2) PLA结构 PLA(Programmable Logic Array)是可编程逻辑阵列的简称,它包含了可编程的与门和或门逻辑阵列,一般采用熔丝结构。它的内部结构在简单PLD中有最高的灵活性。 ;3) PAL结构 PAL(Programmable Array Logic)是可编程阵列逻辑的简称,它包含有一个可编程的与门逻辑阵列和一个固定的或门逻辑阵列。 与阵列可编程使输入项增多，或阵列固定使器件简化。 或阵列固定明显影响了器件编程的灵活性。;;;逻辑阵列模块;基于乘积项的CPLD的基本结构 这种CPLD的结构可分为三块：可编程逻辑阵列(LAB)、可编程连线(PIA)和可编程I/O控制块。 A. 可编程逻辑阵列是器件的基本结构，由若干个可编程逻辑宏单元(Logic Macro Cell,LMC)组成，它实现基本的逻辑功能.LMC内部主要包括与阵列、或阵列、可编程触发器和多路选择器等电路，能独立地配置为时序或组合工作方式。 ;;;B. 可编程的I/O单元 CPLD的I/O单元(Input/Output Cell,IOC)是内部信号到I/O引脚的接口部分。 根据器件和功能的不同,各种器件的结构也不相同。由于阵列型器件通常只有少数几个专用输入端，大部分端口均为I/O端，而且系统的输入信号通常需要锁存。因此I/O常作为一个独立单元来处理。 能兼容TTL和CMOS多种接口和电压标准 可配置为输入、输出、双向、集电极开路和三态等形式 能提供适当的驱动电流 降低功耗，防止过冲和减少电源噪声 支持多种接口电压（降低功耗） 1.2～0.5um,5V 0.35um,3.3V 0.25um,internal 2