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Verilog_HDL与FPGA设计基础 实验指导书 电子工程学院 微电子系 说 明 本实验指导书用于《基于Verilog_HDL的FPGA设计基础》课程内实验指导。 实验指导书主要内容只包括大纲所列课内基本实验，学生自选实验题目可由学生自由选择，并参考本课程网站所提供的复杂电路设计实例完成。 实验所用EDA工具的使用方法均配有屏幕录像视频，可配合实验指导书一起使用。 实验报告格式和要求 实验报告要求采用按“设计规范”的方式撰写，具体格式和要求如下： 第一页： 实验题目 版本v1.0 专业： 班级： 姓名： 学号： 日期 第二页开始： 功能描述： 应简要，但全面的描述实验题目要完成的功能。 设计方案：（如果题目复杂，可分为总体设计方案和详细设计方案） 对设计思想，方法以??所设计电路的基本结构进行描述，辅以总体设计框图，子模块框图（多模块的复杂设计情况）以及管脚列表进行说明。 验证方案： 给出验证设计的基本思想和方法，仿真用例等。如果是需要下载到开发板上的实验，要给出开发板型号、管脚分配的.udf文件 设计代码： 带有注释的设计和仿真代码。 仿真结果分析 1、逻辑仿真结果：在Modelsim中对设计仿真，对照验证方案对仿真结果进行分析说明。 2、下载验证：对下载到开发板上的设计仿真结果进行说明，最好