数字逻辑512常用时钟控制触发器概论.ppt

数字逻辑;第5章 同步时序逻辑电路; 也称为钟控或同步触发器。与基本RS触发器的重大区别：电路结构上多了一个时钟输入端CP（CLK），触发器状态翻转时刻取决于时钟输入端是否有触发脉冲信号到来。; 1）CP＝0时，无论RS是什么信号，由于R=S=1，触发器保持原来状态不变。;2）CP=1时,整个门电路相当于基本RS触发器;2）CP=1时,整个门电路相当于基本RS触发器;逻辑功能描述：功能表;现态 Qn;次态Qn+1的卡诺图;;主要特点;波形图;（1）同步D触发器;（1）同步D触发器;功能表; 状态表;波形图;（3）同步JK触发器;（3）同步JK触发器;JK=00时不变 JK=01时置0 JK=10时置1 JK=11时翻转;现态 Qn;状态图;在数字电路中，凡在CP时钟脉冲控制下，根据输入信号J、K情况的不同，具有置0、置1、保持和翻转功能的电路，都称为JK触发器。钟控JK触发器是电平触发，当CP=1期间，;（4）同步T触发器;（4）同步T触发器;功???表; 状态表;触发器的空翻现象：在1个CP脉冲作用时，触发器的状态发生多次翻转的现象。;本讲小结