4 组合逻辑电路c.ppt

一、数字电路的发展与可编程器件的出现;;二、PLD的发展态势;三、PLD的性能特点;4、具有完善先进的开发工具： 提供语言、图形等设计方法，十分灵活 通过仿真工具来验证设计的正确性;PROM;2、按结构特点划分;世界著名厂家及网址;2. PLD的逻辑符号表示方法;(2)基本门电路的表示方式;三态输出缓冲器;4.5.1 PLD的结构、表示方法;与门 阵列;(3) 编程连接技术;; ;(4) 浮栅MOS管开关 ; 当浮栅上带有负电荷时，使得MOS管的开启电压变高，如果给控制栅加上VT1控制电压，MOS管仍处于截止状态。;断开;浮栅延长区与漏区N+之间的交叠处有一个厚度约为80A (埃)的薄绝缘层——遂道区。;结构特点: 1.闪速存储器存储单元MOS管的源极N+区大于漏极N+区，而SIMOS管的源极N+区和漏极N+区是对称的； 2. 浮栅到P型衬底间的氧化绝缘层比SIMOS管的更薄。;PLD中的三种与、或阵列;4.5.1 组合逻辑电路的PLD实现;AnBnCn;试写出该电路的逻辑表达式。;4.6 用VerilogHDL描述组合逻辑电路;行为描述方式：;基本门级元件模型 ;Verilog 基本门级元件;1、多输入门;X;2、多输出门;;4、设计举例;例2 用Verilog的门级元件进行描述由三态门 构成的2选1数据选择器 。;5、分层次的电路设计方法简介;module halfadder (S,C,A,B); input A,B; output S,C; //Instantiate primitive gates xor (S,A,B); and (C,A,B); endmodule;//Description of 1-bit full adder module fulladder (S,CO,A,B,CI); input A,B,CI; output S,CO; wire S1,D1,D2; //内部节点信号 //Instantiate the halfadder halfadder HA1 (S1,D1,A,B); halfadder HA2 (S,D2,S1,CI); or g1(CO,D2,D1); endmodule ;//Description of 4-bit full adder module _4bit_adder (S,C3,A,B,C_1); input [3:0] A,B; input C_1; output [3:0] S; output C3; wire C0,C1,C2; //内部进位信号 //Instantiate the fulladder fulladder FA0 (S[0],C0,A[0],B[0],C_1), FA1 (S[1],C1,A[1],B[1],C0), FA2 (S[2],C2,A[2],B[2],C1), FA3 (S[3],C3,A[3],B[3],C2); endmodule ;4.6.2 组合逻辑电路的数据流建模;Verilog HDL的运算符;位运算符与缩位运算的比较;对同一个操作数的重复拼接还可以双重大括号构成的运算符{{}} 例如{4{A}}=4’b1111，{2{A},2{B},C}=8’;一般用法： condition_expr?expr1:expr2;;运算符的优先级;2、数据流建模举例;//Dataflow description of a 2-to-4-line decoder， module decoder_df (A1,A0,E,Y); input A1,A0,E; output [3:0] Y; assign Y[0] = ~(~A1 ~A0 ~E); assign Y[1] = ~(~A1 A0 ~E); assign Y[2] = ~(A1 ~A0 ~E); assign Y[3] = ~(A1 A0 ~E); endmodule ;//Dataflow description of 2-to-1-line multiplexer module mux2x1_df (A,B,SEL,L)