EDA实验打印版1204451204.doc

 PAGE \* MERGEFORMAT 18 目录  TOC \o 1-3 \h \z \u  HYPERLINK \l _Toc409030801 基于FPGA的半整数分频器设计  PAGEREF _Toc409030801 \h 2  HYPERLINK \l _Toc409030802 一、系统设计任务及功能概述  PAGEREF _Toc409030802 \h 2  HYPERLINK \l _Toc409030803 二、系统设计方案  PAGEREF _Toc409030803 \h 2  HYPERLINK \l _Toc409030804 三、电路模块VHDL程序设计  PAGEREF _Toc409030804 \h 2  HYPERLINK \l _Toc409030805 四、仿真结果及原理图  PAGEREF _Toc409030805 \h 3  HYPERLINK \l _Toc409030806 （一）模8计数器波形仿真及其元件图  PAGEREF _Toc409030806 \h 3  HYPERLINK \l _Toc409030807 （二）分频比7.5的半整数分频器逻辑设计及仿真  PAGEREF _Toc409030807 \h 4  HYPERLINK \l _Toc409030808 四组数字智力抢答器的VHDL设计  PAGEREF _Toc409030808 \h 4  HYPERLINK \l _Toc409030809 一、系统设计任务及功能概述  PAGEREF _Toc409030809 \h 5  HYPERLINK \l _Toc409030810 二、系统设计方案  PAGEREF _Toc409030810 \h 5  HYPERLINK \l _Toc409030811 三、电路模块VHDL程序设计  PAGEREF _Toc409030811 \h 6  HYPERLINK \l _Toc409030812 (一)抢答鉴别器VHDL设计及波形仿真  PAGEREF _Toc409030812 \h 6  HYPERLINK \l _Toc409030813 (二)加减计分器VHDL设计及波形仿真  PAGEREF _Toc409030813 \h 7  HYPERLINK \l _Toc409030814 (三)犯规及倒计时VHDL设计及波形仿真  PAGEREF _Toc409030814 \h 11  HYPERLINK \l _Toc409030815 (四)译码器VHDL设计及波形仿真  PAGEREF _Toc409030815 \h 14  HYPERLINK \l _Toc409030816 四、四路抢答器电路总体设计结果  PAGEREF _Toc409030816 \h 15  HYPERLINK \l _Toc409030817 （一）四路抢答器总体设计与仿真  PAGEREF _Toc409030817 \h 15  HYPERLINK \l _Toc409030818 五、EDA（VHDL）课程设计总结  PAGEREF _Toc409030818 \h 17  HYPERLINK \l _Toc409030819 参考文献：  PAGEREF _Toc409030819 \h 17 基于FPGA的半整数分频器设计 一、系统设计任务及功能概述 说明设计任务或功能描述 1.设计任务要求：设有一个15MHz(或7、9、11、13、15、17、19、21、23、25、27MHz)的时钟源，但电路中需要产生一个2MHz的时钟信号，由于分频比为7.5（或3.5、4.5、5.5、6.5、7.5、8.5、9.5、10.5、11.5、12.5、13.5），因此采用小数分频。 2.小数分频的基本原理是:采用脉冲吞吐计数器和锁相环技术,设计两个不同分频比的整数分频器,通过控制单位时间内两种分频比出现的不同次数,从而获得所需要的小数分频值。 二、系统设计方案 系统设计方案阐述 分频系数为N-0.5的分频器，其电路可由一个异或门、一个模N计数器和二分频器组成。下图给出了通用半整数分频器电路组成，采用VHDL及相关工具软件完成设计任务。 图1 通用半整数分频器电路组成原理框图 由于本人设计的分频器的分频比为7.5，因此需要先建立模3计数器元件，再利用原理图设计完成分频器的设计。 三、电路模块VHDL程序设计 模8计数