EDA技术及应用_第5章_1.pptVIP

第5章 VDHL程序设计介绍; 硬件描述语言（HDL）是用来描述硬件电路的功能、信号连接关系及时序关系的语言，也是一种用形式化方法来描述数字电路和设计数字系统的语言。常用的硬件描述语言有ABEL、AHDL、VHDL、Verilog HDL、System-Verilog和System C等等。 ;（1）行为描述能力强 描述简单、方便 （2）丰富的仿真语句和函数库 可在高层次上进行仿真模拟 （3）支持大规模设计的分解和已有设计的再利用功能 实体、程序包、设计库等是并行工作和设计分解的基础 （4）EDA工具支持它的综合、仿真和优化 系统级、算法级、RTL级、逻辑级、开关级等 （5）对设计描述具有相对独立性 与具体的工艺技术和硬件结构无关 （6）良好的可扩展性 可轻易改变设计的规模和结构; VHDL：行为级描述 描述层次高，适宜电路高级建模，设计工作量小 综合过程：行为级－RTL级－门电路级 Verilog－HDL：RTL级描述 描述层次低，适宜描述门级电路，设计工作量大 综合过程：RTL级－门电路级 ABEL-HDL: RTL级描述 描述层次和综合过程同Verilog 多用在小规模的PLD 设计中，如GAL等 在全定制集成电路设计中不如VHDL、Verilog-HDL使用普遍;配 置;library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity counter10 is port(en,reset,clk:in std_logic; q:buffer std_logic_vector(3 downto 0); co:out std_logic); end counter10; architecture behav of counter10 is begin process(clk,reset,en) begin if reset=1 then q=0000; elsif clkevent and clk=1 then if en=1 then if q1001 then q=q+1; else q=0000; end if; end if; end if; end process; co=1 when q=1001 else 0; end behav;; 在VHDL设计中，实体是其最基本的结构。 实体类似于原理图中的一个部件符号，并不描述设计的具体功能，只定义了该设计所需的全部输入/输出信号。 对系统进行分层设计时，各层的设计模块都可作为实体。 顶层的系统模块是顶级实体，低层次的设计模块是低级实体。 描述时，高级实体可将低一级实体当作元件来调用。;a;其中：;(3)端口数据类型：端口信号的数据类型 明确地指定和严格地定义端口信号的数据类型是VHDL的重要特点, 即所谓的强数据类型，这是学习VHDL应特别注意之处;例：用VHDL描述图5.1.2所示实体;Example 的实体说明如下： 【程序5.1.2】 ENTITY example IS END example; ;5.1.2 结构体(Architecture );[结构体说明部分；];2.结构体的描述方式;（3）结构描述方式：Structural 指在多层次的设计中，通过调用库中的元件或是已设计好的模块来完成实体功能的描述。 结构描述方式只表示元件（或模块）和元件（或模块）之间的互连，就像网表一样。 优点是可以将已有的设计成果用到当前的设计中去，因而大大提高设计效率，对于可分解的大型设计，结构描述方式是首选方案。;【程序5.1.4】 ENTITY rsf IS PORT (set, reset：IN BIT； q，qb ：BUFFER BIT)； END rsf；;【程序5.1.5】 ARCHITECTURE rs_behav OF rsf IS BEGIN PROCESS(set, reset) - - 进程 VARIABLE last_state: BIT;