原创力文档EDA技术与VHDL ;9.1 顶层系统设计 ;2. 顶层文件的原理图设计 ;（1） 运算器ALU ;（1） 运算器ALU ;6.2.1 运算器ALU ;（1） 运算器ALU ;（2） 运算器ALU ;（2） 比较器COMP ;6.2.2 比较器COMP ;（2）比较器COMP ;（2）比较器COMP ;（2）比较器COMP ;（3）控制器CONTROL ;library IEEE;
use IEEE.std_logic_1164.all;
use work.cpu_lib.all;
entity control is
port( clock，reset ，ready，compout: in std_logic; instrReg : in bit16;
progCntrWr，progCntrRd ，addrRegWr，addrRegRd，outRegWr，
outRegRd : out std_logic;
shiftSel : out t_shift; aluSel : out t_alu; compSel : out t_comp;
opRegRd，opRegWr，instrWr，regRd，regWr ，rw，vma: out std_logic;
regSel : out t_reg );
end control;
arc
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