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CPLD/FPGA技术与应用;3.7 VHDL并行语句—(P357 10.2) ;3.7 VHDL并行语句;3.7 VHDL并行语句;3.7 VHDL并行语句;3.7.1 进程语句—(P161 5.3);3.7.1 进程语句;PROCESS的组成;PROCESS的组成;PROCESS的组成;PROCESS的组成;PROCESS的组成;PROCESS的组成;用于组合电路进程模式 ;用于时序电路进程模式 ;进程语句的特点;3.7.2 并行信号赋值语句—(P358 10.2.1);3.7.2 并行信号赋值语句;简单信号赋值语句;简单信号赋值语句;ARCHITECTURE curt OF bc1 IS
SIGNAL s1, e, f, g, h : STD_LOGIC ;
BEGIN
output1 = a AND b ;
output2 = c + d ;
g = e OR f ;
h = e XOR f ;
s1 = g ;
END ARCHITECTURE curt;
所有程序并发执行！;条件信号赋值语句;条件信号赋值语句;P359【例10-16】;P359【例10-16】;选择信号赋值语句;选择信号赋值语句;KX康芯科技;3.7.3 块语句—(P361 10.2.2);3.7.3 块语句;3.7.3 块语句;块保护表达式;接口与类属说明部分;块中的并行语句部分;注意;P362【例10-18】
...
ENTITY gat IS
GENERIC(l_time: TIME;s_time : TIME ); -- （参数传递）类属说明
PORT (b1, b2, b3 : INOUT BIT) ; -- 结构体全局端口定义
END ENTITY gat ;
ARCHITECTURE func OF gat IS
SIGNAL a1 : BIT ; -- 结构体全局信号 a1定义
BEGIN
Blk1 : BLOCK -- 块定义，块标号名是blk1
GENERIC (gb1, gb2 : Time) ; -- 定义块中的局部类属参量
GENERIC MAP (gb1 = l_time,gb2 = s_time);-- 局部端口参量设定
PORT (pb : IN BIT; pb2 : INOUT BIT ); -- 块结构中局部端口定义
PORT MAP (pb1 = b1, pb2 = a1 ) ; -- 块结构端口连接说明
CONSTANT delay : Time := 1 ms ; -- 局部常数定义
SIGNAL s1 : BIT ; -- 局部信号定义
BEGIN
s1 = pb1 AFTER delay ;
pb2 = s1 AFTER gb1, b1 AFTER gb2 ;
END BLOCK blk1 ;
END ARCHITECTURE func ; ;P362【例10-19】
…
b1:BLOCK
SIGNAL s1: BIT;
BEGIN
s1=a AND b;
b2:BLOCK
SIGNAL s2: BIT;
BEGIN
s2=C AND D;
b3: BLOCK
BEGIN
z=s2;
END BLOCK b3;
END BLOCK b2;
y=s1;
END BLOCK b1;
…;两个2输入与门;P363【例10-20】;P363【例10-20】;ARCHITECTURE e_ad OF f_adder IS
SIGNAL so1, co1, co2 : std_logic;
BEGIN
h_adder1: BLOCK --半加器u1
BEGIN
PROCESS(ain,bin)
BEGIN
so1 = NOT(ain XOR (NOT bin));
co1 = ain AND bin;
END PROCESS;
END BLOCK h_adder1;
h_adder2: BLOCK --半加器u2
SIGNAL so2 : std_logic;
BEGIN
so2 = NOT(so1 XOR (NOT cin));
co2 = so1 and
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