FPGA波形发生器实训报告重点.doc

PAGE32 / NUMPAGES33 JIANGSU UNIVERSITY OF TECHNOLOGY FPGA综合训练报告 题 目： 基于FPGA的波形生成器 专 业： 电子信息工程__ 班 级： 11电子2 姓 名： 小龙人 学 号： 指导教师： ___陈海忠 ___ __ 时 间: 2015年9月 __  目录 1基于DDS技术的信号发生器设计2 1.1 功能要求2 1.2 整体设计2 1.3 DDS技术的基本原理3 2 FPGA硬件系统设计4 2.1 功能要求 4 2.2 FPGA硬件系统组成5 2.3 FPGA最小系统简介6 2.4 FPGA外围电路设计7 2.5 程序设计8 2.5.1 锯齿波产生程序设计及仿真9 2.5.2 三角波产生程序设计及仿真10 2.5.3 正弦波产生程序设计及仿真11 2.5.4 顶层程序设计及仿真12 2.5.5分频程序及作用13 2.6 硬件测试及结果分析14 3设计分析与总结15 3.1 故障分析15 3.3 设计总结及感想15 4 参考文献16 5 附录17  1基于DDS技术的信号发生器设计 1.1 功能要求 具有产生正弦波、三角波、锯齿波3种周期性波形的功能。 1.2 整体设计 如图1.1所示： 图1.1 相位累加器的作用：在时钟的作用下，进行相位累加。 波形存储器的作用：进行波形的相位—幅值转换。 频率预置与调节电路的作用：实现频率控制量的输入。 D/A转换器的作用：把已经合成的正弦波的数字量转换成模拟量。滤除生成的阶梯形正弦波中的高频成分，将其变成光滑的正弦波。 如图1.2所示： 图1.2 1.3 DDS技术的基本原理 DDS这种结构主要由相位累加器、 相位调制器、 波形 ROM 查找表、 D/ A 构成。其中相位累加器、 相位调制器、 波形 ROM 查找表是 DDS 结构中的数字部分 ,由于具有数控频率合成的功能 ,又合称为 NCO[2]。 它的工作原理是:将要产生的波形数据存入波形存储器 ,然后在参考时钟的作用下 ,对输入的频率数据进行累加 ,并且将累加器的输出一部分作为读取波形存储器的地址 ,将读出的波形数据经D/A转换为相应的模拟电压信号。本研究的重点就是用VHDL来实现DDS的功能 ,能够达到高精度的输出 ,同时标准波形数据生成存放在 ROM 中 ,可以简化运算过程 ,提高运算速度 ,加快反应时间。  2 FPGA硬件系统设计 2.1 功能要求 在本设计中,利用FPGA，采用EDA(Electronic Design Automation)中自顶向下(top-to-down)的设计方法，选用基于相位累加器的直接数字合成/ DDS技术来完成数字信号发生器各功能模块的设计。 本设计主要通过VHDL语言实现频率控制、波形控制、 波形数据的提取、 波形的产生工作。其中 ,波形数据运用VHDL语言编写 。控制部分主要采用产生高低电平的拨码开关控制。程序下载到 FPGA 上实现 ,经过D/ A 输出波形。并通过Altera公司QuartusII9.0软件进行波形的仿真，从而完成整个设计。 本设计的任务是设计一个基于FPGA的数字信号发生器，根据任务书要求必须达到以下要求： 1.利用EDA开发系统、Quartus II 9.0软件实现数字信号发生器的设计； 2.根据整体电路的工作原理，完成各个子模块的设计及实现； 3.对数字信号发生器完成VHDL语言描述； 4.该数字信号发生器能够产生正弦波、方波、三角波、锯齿波信号； 5.产生的波形信号频率和幅度可通过按键进行调节； 6.用按键调节实现各种波形的转换。  2.2 FPGA最小系统简介 本设计使用是FPGA芯片，其典型逻辑门数（包括逻辑门和RAM）为50000门，最大可用系统门数为116000门，逻辑单元（Logic elements）为2880个，逻辑阵列模块（Logic array blocks）为360个，嵌入式阵列模块（Embedded array blocks）为10个，RAM总容量为20480字节，用户可用的I/O引脚最多为310个。芯片的工作电压为+5V。其内部结构如图2.1所示。 图2.1 芯片结构图 通常情况下在硬件调试的过程中一般使用下载电缆进行下载，而当调试完成以后要用配置芯片对FPGA进行配置。配置芯片在每次系统上电以后自动将配置文件加载到FPGA中形成电路。  2.3 FPGA硬件系统组成