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FPGA课程设计报告 专????业：通信工程? 班????级：班? 姓????名： 学????号： 指导老师：祝??宏 制作日期：11.10—11.20 设计课题1：设计一个可控的100进制可逆计数器，要求用DE2-115开发板下载。? （1）?计数器的时钟输入信号周期为200ns。? （2）?以十进制形式显示。? （3）?有一个复位端clr和两个控制端plus和minus，在这些控制信号的作用下，计数器具有复位、增或减计数、暂停功能。 clrplusminus功能0××复位为0110递增计数101递减计数111暂停计数设计步骤? 第一步：参考书中的60进制计数器设计出100进制的加法计数器，用时30分钟；? 第二步：仿照100进制的加法可以设计出100进制的减法计数器??用时45分钟；? 第三步：将两段程序拼凑起来，利用两个控制端控制加减和暂停功能，用时15分钟。 关键词? 可逆；暂停；循环计数。? 内容摘要? 计数器具有复位、增减计数和暂停功能，可循环计数，可用作平时的 计数器用。 总体方案 顶层逻辑电路图 上图为100进制可逆计数器的封装图，sw[0]控制计数脉冲的频率大小，sw[1]控制清零端，sw[2]和sw[3]为两个控制端plus和minus，hex1和hex0分别显示100进制的十位和个位。 底层功能模块设计? 100进制可逆加减的程序代码： module?count100(qout,//输出的数字 cout,//进位? data,//置位数字? load,//置位端? clr,//清零端? clk,//时钟脉冲? plus,//控制端? minus//控制端）； input?load,clk,clr,plus,minus;input[7:0]?data;//输入? output?[7:0]?qout;?? reg[7:0]?qout;output?cout;//输出? always?@(posedge?clk)//脉冲 begin? ?????if(!clr)?qout=0;//如果清零端为0，将输出清零 ? else if(load) qout=data;//如果置数端为1，将置数端数字给输出 else?if(plus!minusqout[3:0]==9qout[7:4]==9)?? qout=0;//当plus为1且minus为0时如果计数到99时回到00? ?????else?if(plus!minus) //plus为1，minus为0，递增计数 begin????? if(qout[3:0]==9)???? begin? ?qout[3:0]=0;????? if(qout[7:4]==9)?qout[7:4]=0;??? else??? qout[7:4]=qout[7:4]+1;??? end??? else?qout[3:0]=qout[3:0]+1;??? end? else?if(!plusminus) //plus为0，minus为1，递减计数 begin? if(qout[3:0]==0) begin?????? qout[3:0]=9;??? if?(qout[7:4]==0)?qout[7:4]=9;??? else??? qout[7:4]=qout[7:4]-1;???????? end??? else?qout[3:0]=qout[3:0]-1;??? end? else?if(plusminus)?//?qout=qout;//plus为1，minus为1，暂停计数?????? else??qout=0;?//为其他时清零 end? assign?cout=(qout==8d99)?1:0; //为99时进位端进 endmodule 注释：利用plus和minus的几种组合可控制加减和暂停计数。利用清零端可将计数清零，以便计数。 各模块功能仿真波形显示的结果： 当plus为1，minus为0时，递增计数到99时下一刻为00。 当clk为0时，计数器清零。 当plus为0，minus为1时，递减计数，00时下一秒变为99。 当plus为1，minus为1，暂停计数。 设计中遇到问题及解决方法? 在设计时，我用的是让其自己加减的方法，在仿真时可以做出正确的结果，但是在下载板中显示时，个位一直从0加到了F才向十位进位，我感觉到可能是程序出错了，我没有将十位和个位