FPGA蓝牙控制电子琴重点.docVIP

第 PAGE 16页 共 NUMPAGES 16页 深圳大学考试答题纸 (以论文、报告等形式考核专用)二○一四 ～二○ 一五 学年度第 2 学期 课程编号1302480001,02课程名称数字系统设计主讲教师XXXX评分学 号XXXX姓名XXX专业年级XXXXX教师评语： 题目：蓝牙控制电子发生器摘要： 基于Basys2设计平台而搭建的“谱曲软件在fpga上的实现”的系统，融入了蓝牙传输模块，VGA显示模块，以及安卓手机的app应用软件，完成了对课题的基本功能的实现。 谱曲软件由我校陈必红老师编写，通过输入“陈谱”，实现了对钢琴曲以及一般的乐曲的播放，软件界面如下 在界面的最下部分编写陈谱，再点击装入，就会出现美妙的乐曲 系统总流程 1.1系统总框图3 1.2系统总框图介绍3 1.3设计中遇到的难点、舍弃。3 2、蓝牙模块 1.1蓝牙模块波特率设置以及信号检测ASM图4 1.2蓝牙主模块、ASM图5,6 A模块（VGA模块由周玲同学编写实现） 4、分频器模块 4.1 分频器模块的ASM图7 5、仿真8 6、资源利用以及布局布线后的时序9 7、开发板截图10 8、代码一览11 波特率设置模块以及检波 module speed_select_rx(clk,rst_n,bps_start,clk_bps);// 接收到蓝牙主模块的启动信号 input clk; input rst_n; input bps_start; output clk_bps; 分频器开始计数，检测信号是否达到一个脉宽（5207） reg[12:0] cnt; reg clk_bps_r; reg[2:0] uart_ctrl; always @(posedge clk or posedge rst_n) if(rst_n) cnt=13d0; else if((cnt==5207)|| !bps_start) 否 cnt=13d0; 是 else cnt=cnt+1b1; always @(posedge clk or posedge rst_n) begin 输出0 输出1 if(rst_n) clk_bps_r=1b0; else if(cnt== 2603) clk_bps_r=1b1; else clk_bps_r=1b0; end assign clk_bps = clk_bps_r; endmodule  input clk; input rst_n; input rs232_rx; // input clk_bps; output bps_start; output [7:0] rx_data; output rx_int; output [9:0] led; output reg[7:0] led_new; reg [9:0] led; reg rs232_rx0,rs232_rx1,rs232_rx2,rs232_rx3; wire neg_rs232_rx; always @(posedge clk or posedge rst_n) begin if(rst_n) begin rs232_rx0 = 1b0; rs232_rx1 = 1b0; rs232_rx2 = 1b0; rs232_rx3 = 1b0; end else begin rs232_rx0 = rs232_rx; rs232_rx1 = rs232_rx0; rs232_rx2 = rs232_rx1; rs232_rx3 = rs232_rx2; end end assign neg_rs232_rx = rs232_rx3 rs232_rx2 ~rs232_rx1 ~rs232_rx0; reg bps_start_r; 从蓝牙模块（硬件）处接收到下沿标志 reg [3:0] num; reg rx_int; always @(posedge clk or posedge rst_n) if(rst_n) begin bps_start_r =1bz; rx_int = 1b0; end else if(neg_rs232_rx) begin// 启动信号检测模块（即上一个模块） bps_start_r = 1b1; rx_int = 1b1; end else if(num==4d12) begi