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实验三VHDL语言设计简单电路1
实验三 VHDL 语言设计简单电路
一、 实验目的
1、 学习非门、与门、与非门、或门、或非门、异或门和异或非门的VHDL描述；
2、 学习VHDL的文字规范描述、程序书写方法和Quartus II 6.0功能仿真；
二、 实验内容
1、参考教材3.1.5节，用VHDL分别设计并仿真基本门电路1位全加器f_adder.vhd和二选一数据选择器mux21.vhd。分析比较输出的波形仿真图并验证程序的正确性。
三、 实验步骤
1、建立工程shiyan3_ljj
2、创建VHDL文件
3、输入程序
4、设置顶层实体名，进行综合编译
5、进行综合编译
6、建立波形文件，进行波形仿真
7、导入引脚
8、设置激励信号
9、生成网表
10、仿真
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