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流水灯实验报告
扬 州 大 学 广 陵 学 院
课
程
设
计
报
告
设计题目： 流水灯设计
姓 名： z t y
学 号： 100036137
班 级： 微电81001
时 间：2013年 7月 4日
目 录
设计任务与要求…………………………………………3
实验目的…………………………………………….…..3
实验思路…………………………………………….…..3
1系统逻辑设计……………………………………...…3
2源程序代码………………………………………..…3
⑴LED流水灯控制模块………………………………….4
⑵分频器…………………………………………………5
⑶四位选择器…………………………………………….5
⑷六位计数器…………………………………………..6
⑸2位计数器…………………………………………...6
3实验原理调用………………………………… …….7
4仿真结果与分析…………………………….……….7
心得体会……………………………………………..….8
一．设计任务与要求
随着大规模集成电路技术和EDA技术的迅速发展，使得数字系统的硬件设计如同软件设计那样方便快捷，而Verilog HDL 是当前应用最广泛的并成为IEEE标准的一种硬件描述语言。Verilog HDL是在C语言的基础上演化而来，具有结构清晰、文法简明、功能强大、高速模拟和多库支持等优点。通过使用Verilog HDL硬件描述语言设计了一、进行仿真测试，出仿真结果通过课程设计深入理解VHD语言的精髓，理论联系实际，提高设计能力，提高分析、解决计算机技术实际问题的独立工作能力。module LED( a, led );
input [5:0]a;
output [7:0]led;
reg [7:0] led;
always @(a)
begin
case(a)
0: led = 8
1: led = 8
2: led = 8
3: led = 8
4: led = 8
5: led = 8
6: led = 8
7: led = 8
8: led = 8
9: led = 8
10: led = 8
11: led = 8
12: led = 8
13: led = 8
14: led = 8
15: led = 8
16: led = 8
17: led = 8
18: led = 8
19: led = 8
20: led = 8
21: led = 8
22: led = 8
23: led = 8
24: led = 8
25: led = 8
26: led = 8
27: led = 8
28: led = 8
29: led = 8
30: led = 8
31: led = 8
32: led = 8
33: led = 8
34: led = 8
35: led = 8
36: led = 8
37: led = 8
38: led = 8
39: led = 8
default: led = 8
endcase
end
endmodule
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⑵分频器
分频器可以用四位计数器替代。4位选择器选择不同的计数时，就会实验分频器的功能。
module counter4(q,clk);
output [3:0]q;
input clk;
reg [3:0] q;
always @( negedge clk)
begin
q=q+1;
end
endmodule
转化成symbol文件
⑶四选一选择器
用来选择分频器
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