EMC Layout 汇整.docVIP

EMC Layout 彙整 1、如何選擇PCB板材？ 選擇PCB板材必須在滿足設計需求和可量產性及成本中間取得平衡點。設計需求包含電氣和機構這兩部分。通常在設計非常高速的PCB板子(大於GHz的頻率)時這材質問題會比較重要。例如，現在常用的FR-4材質，在幾個GHz的頻率時的介質損(dielectric loss)會對信號衰減有很大的影響，可能就不合用。就電氣而言，要注意介電常數(dielectric constant)和介質損在所設計的頻率是否合用。 ? 2、如何避免高頻干擾？ 避免高頻干擾的基本思路是儘量降低高頻信號電磁場的干擾，也就是所謂的串擾(Crosstalk)。可用拉大高速信號和類比信號之間的距離，或加ground guard/shunt traces在類比信號旁邊。還要注意數位地對類比地的雜訊干擾。 ? 3、在高速設計中，如何解決信號的完整性問題？ 信號完整性基本上是阻抗匹配的問題。而影響阻抗匹配的因素有信號源的架構和輸出阻抗(output impedance)，走線的特性阻抗，負載端的特性，走線的拓樸(topology)架構等。解決的方式是靠端接(termination)與調整走線的拓樸。 ? 4、差分佈線方式是如何實現的？ 差分對的佈線有兩點要注意，一是兩條線的長度要儘量一樣長，另一是兩線的間距(此間距由差分阻抗決定)要一直保持不變，也就是要保持平行。平行的方式有兩種，一為兩條線走在同一走線層(side-by-side)，一為兩條線走在上下相鄰兩層(over-under)。一般以前者side-by-side實現的方式較多。 ? 5、對於只有一個輸出端的時鐘信號線，如何實現差分佈線？ 要用差分佈線一定是信號源和接收端也都是差分信號才有意義。所以對只有一個輸出端的時鐘信號是無法使用差分佈線的。 ? 6、接收端差分線對之間可否加一匹配電阻？ 接收端差分線對間的匹配電阻通常會加，其值應等於差分阻抗的值。這樣信號品質會好些。 ? 7、為何差分對的佈線要靠近且平行？ 對差分對的佈線方式應該要適當的靠近且平行。所謂適當的靠近是因為這間距會影響到差分阻抗(differential impedance)的值，此值是設計差分對的重要參數。需要平行也是因為要保持差分阻抗的一致性。若兩線忽遠忽近，差分阻抗就會不一致，就會影響信號完整性(signal integrity)及時間延遲(timing delay)。 ? 8、如何處理實際佈線中的一些理論衝突的問題 1、基本上將模/數地分割隔離是對的。要注意的是信號走線儘量不要跨過有分割的地方(moat)，還有不要讓電源和信號的回流電流路徑(returning current path)變太大。 2、晶振是類比的正回饋振盪電路，要有穩定的振盪信號，必須滿足loop gain與phase的規範，而這類比信號的振盪規範很容易受到干擾，即使加ground guard traces可能也無法完全隔離干擾。而且離的太遠，地平面上的雜訊也會影響正回饋振盪電路。所以一定要將晶振和晶片的距離進可能靠近。 3、確實高速佈線與EMI的要求有很多衝突。但基本原則是因EMI所加的電阻電容或ferrite bead，不能造成信號的一些電氣特性不符合規範。所以最好先用安排走線和PCB疊層的技巧來解決或減少EMI的問題，如高速信號走內層。最後才用電阻電容或ferrite bead的方式，以降低對信號的傷害。 ? 9、如何解決高速信號的手工佈線和自動佈線之間的矛盾？ 現在較強的佈線軟體的自動佈線器大部分都有設定約束條件來控制繞線方式及過孔數目。各家EDA公司的繞線引擎能力和約束條件的設定項目有時相差甚遠。例如是否有足夠的約束條件控制蛇行線(serpentine)蜿蜒的方式，能否控制差分對的走線間距等。這會影響到自動佈線出來的走線方式是否能符合設計者的想法。另外手動調整佈線的難易也與繞線引擎的能力有絕對的關係。例如走線的推擠能力，過孔的推擠能力，甚至走線對敷銅的推擠能力等等。所以選擇一個繞線引擎能力強的佈線器，才是解決之道。 ? 10、關於test coupon？ test coupon是用來以TDR (Time Domain Reflectometer) 測量所生產的PCB板的特性阻抗是否滿足設計需求。一般要控制的阻抗有單根線和差分對兩種情況。所以test coupon上的走線線寬和線距(有差分對時)要與所要控制的線一樣。最重要的是測量時接地點的位置。為了減少接地引線(ground lead)的電感值， TDR探棒(probe)接地的地方通常非常接近量信號的地方(probe tip)，所以test coupon上量測信號的點跟接地點的距離和方式要符合所用的探棒。詳情參考如下鏈結 1、 http://developer、