9第九章_VHDL语句.pptVIP

实 验 实验9-2 循环冗余校验（CRC）模块设计 图9-6 CRC模块 本设计完成12位信息加5位CRC校验码发送、接收，由两个模块构成，CRC校验生成模块（发送）和CRC校验检错模块（接收），采用输入、输出都为并行的CRC校验生成方式。图9-6的CRC模块端口数据说明如下： 【例9-20】 ... ENTITY gat IS GENERIC(l_time : TIME ; s_time : TIME ) ; -- 类属说明 PORT (b1, b2, b3 : INOUT BIT) ; -- 结构体全局端口定义 END ENTITY gat ; ARCHITECTURE func OF gat IS SIGNAL a1 : BIT ; -- 结构体全局信号 a1定义 BEGIN Blk1 : BLOCK -- 块定义，块标号名是 blk1 GENERIC (gb1, gb2 : Time) ; -- 定义块中的局部类属参量 GENERIC MAP (gb1 = l_time,gb2 = s_time) ; -- 局部端口参量设定 PORT (pb : IN BIT; pb2 : I