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GPS接收机的射频前端 卓联半导体公司 器件图 引脚标号 2.1 引脚功能介绍： 1. IFOutput:IF测试引脚输出。用于连接到第3阶段输出的A/D转换器之前。 2. PLL Filter 1:锁相环滤波器1引脚。需要连接到偏置网络内的芯片上的VCO。同时外接到一个外部锁相环环路滤波器上。 3. PLL Filter 2:锁相环滤波器2引脚。内连接到变容二极管芯片上的VCO。同时外接到一个外部锁相环环路滤波器上。 4、6. VEE (OSC):负电源电压接到芯片上的VCO。 5. VCC (OSC):正电源电压接到芯片上的VCO。 7. VEE (REG):接负电源到VCO的调节器，还必须要连接到GND。 8. PRef：上电复位参考输入。PREF输入电压超过+1.21 V时，片上比较器产生一个逻辑高电平。 9 Preset:上电复位输出。一个TTL兼容的输出上电复位控制。甚至当芯片被断电，此输出仍然是积极的。 10. VEE (IO):负电源的数字接口。 11. CLK:相关芯片的采样时钟输入。TTL兼容的输入（使用工作在5.714MHzGP2021相关设备），– 正相。平衡差分输出时钟设置，与极性相反的引脚16 – OPClk一起用于驱动一个主相关器芯片内的时钟信号。 18. VDD (IO):正电源的数字接口。 19. PDn :掉电控制输入。一个TTL兼容的输入，当设置为逻辑高电平，禁用所有的GP2015功能，除了上电复位模块。以减少GP2015总功耗。如果不需要此功能，该引脚应连接到0V（VEE/ GND）。 20. TEST:测试控制输入 - 禁用锁相环。一个TTL兼容的输入，当设置为逻辑高电平，禁用片上锁相环，断开分压VCO信号的相位检测器。如果不需要功能，该引脚应连接到0V（VEE/ GND）。 21. LD PLL : 锁定检测输出。一个TTL兼容的输出，这表明如果PLL的相位锁定PLL参考振荡器。将成为逻辑高电平，仅实现锁相。 22. VEE (DIG) :接负电源到锁相环，以及A/D转换器 23. AGC-:电容输出 - 反相。从一个中频AGC块平衡的输出到一侧的第三阶段中，与其中一个外部电容器连接以设置AGC的时间常数。 24. AGC+:电容输出 – 正相。从一个中频AGC块平衡的输出一侧的第三阶段中，与其中一个外部电容器连接以设置AGC时间常数。 25. N/C不连接。 26. VCC (DIG) :接正电源到锁相环（PLL）和A/D转换器。 27. REF 2: 10.000MHZ PLL参考信号输入。输入外部产生的10.000MHZ参考信号应是交流耦合，一个外部PLL参考频率源（例如TCXO）的使用。如果没有使用外部参考电压时，此引脚上的组成部分芯片PLL参考振荡器与一个外部10.000MHZ晶振连接。 28. REF 1 :PLL的参考振荡器辅助连接。和引脚27（REF 2）结合使用，允许10.000MHZ。如果没有外部晶振提供的锁相环的参考信号使用外部PLL的参考频率源（TCXO）。如果外部正在使用TCXO，该引脚不能连接。 29.、35 VCC (RF): 接正电源中频混频器到射频输入和第一阶段。这两个引脚在内部连接，但必须同时连接到VCC外部，以保持到最低限度的串联电感。 30、 31、33、34 VEE (RF): 接负电源中频混频器的射频输入和第一阶段。引脚在内部连接，但必须全部连接为0V（VEE/ GND）外部，以保持一个最低限度的串联电感。 32. RF：射频信号输入。从天线段接受且经过低噪声放大器提供给GPS 射频输入以1575.42MHz的信号 36 N/C不连接。 37. O/P 1：第1阶段混频输出175.42MHz - 反相。一个从第一级中频混频器均衡的输出，与外部平衡175MHz的带通滤波器的一个输入端连接。需要通过外部直流偏置电感器连接到VCC（RF） ， 它的值是依赖于使用的滤波器。 38. O/P 1+：第1阶段混频输出175.42MHz – 正相。一个从第一级中频混频器中平衡的输出，与外部平衡175MHz的带通的第二输入端滤波器连接。需要通过外部DC偏置电感器连接到VCC（RF） ，它的值是依赖在滤波器。 39. VCC (2)：第二阶段的正电源中频混频器。 40. I/P 2：第二阶段混频器输入175.42MHz - 反相。平衡输入到第二级中频混频器中，与其中从所述外部175MHz时的平衡信号输出带通滤波器连接。 41. I/P 2+：第二阶段混频器输入175.42MHz – 正相。平衡输入到第二级的中频混频器，并以平衡信号输出，与外部175MHz的带通滤波器连接。 42、43 VEE (IF)：接负电源到中频混频器，以及第三阶段第二阶段