14数字逻辑系统2-2研讨.pptVIP

4输入数据选择器功能表 4输入MUX设计实现 数据分配器(DMUX) 把一路数据分配到不同的数据通道，完成该功能的电路称为数据分配器(多路分配器) 。 与数据选择器（MUX）功能相反, DMUX是单路输入、多路输出组合逻辑构件。 从哪一路通道输出，取决地址端输入。 1：4线数据分配器 A1A0=00， Y0＝ D； Y1＝ Y2＝ Y3＝0 A1A0=01， Y1＝ D； Y0＝ Y2＝ Y3＝0 数据分配器电路 双1：4线数据分配器(74LS155) 两个1：4数据分配器组成, 输出两位(路）数据: 两使能端均有效,输出两位(路）数据，如 A1A0=00，数据1D和2D送到1f0和2f0；A1A0=01， 1D和2D送到1f1和2f1； 两使能端均无效,数据1D和2D被封锁。 1D＝2D，1ST＝ (2ST)’＝A2, 改为1 ：8分配器 双1：4线数据分配器(74LS155) 典型应用（分时传输) 译码器(Decoder) ? 译码是将二进制码翻译成电路的某种输出状态。实现特定的信息翻译功能。? 变量译码器：也叫n---2n线译码器。将n种输入的组合译成2n个输出。每个输出端对应一个最小项。有2—4线、3—8线、4—16线译码器等. 显示译码器：将二进制码输入转换为数码显示器件需要的输出格式，常用显示器件有发光二极管(LED)数码管和液晶显示管(LCD). 变量译码器模型（n---2n线译码器） n个输入，2n个输出。一个输出端呈现有效信号，又称为最小项发生器(多一译码器) 3-8译码器功能表 * 工作状态: G1=1，G2=G2A+G2B=0 输入端： A,B,C。控制输入：G1，G2A,G2B 当G1=1，G2A＝G2B=0时，工作状态。 输出端：~Y0--~Y7: 低电平有效 译码器扩展 用使能端, 两个2—4译码器可扩展为3—8译码器 译码器应用 1 实现逻辑函数(高电平有效) 译码器应用 1 实现任意逻辑函数(低电平有效) 译码器应用 显示译码器 显示译码器 LED数码管：用驱动发光二极管，有较高的亮度和多种颜色可供选择. LCD数码管：液晶材料, 耗电低，广泛用于计算器等小型设备的数码显示。 显示译码器74LS48原理（共阴极） BCD（二-十进制）译码 输入码A3 A2 A1 A0（0000—1001） 输出Ya—Yg，发光二极管,显示0－9 输出高电平有效（共阴极） 控制信号： (RB I)’(=0) 熄灭信号 Ya--Yg为0 L T’(=0)试灯信号： B I ’=1时，七段亮 显示译码器 逻辑功能表 对一个数据或信息赋予二进制代码过程称为编码 。主要有二进制编码器和BCD编码器。 8—3编码器 8－3编码器结构 输出表达式 优先编码器（74LS148） 允许多个输入信号同时有效，但只对优先级最高的输入信号进行编码。 74LS148的简易真值表（ST=1，编码器工作） 优先编码器（74LS148） 优先编码器（74LS148） BCD编码器状态表　 10－4线编码器 输入端（I9—I0）：每个输入端接收一个十进制数信号. 输出端（DCBA）: 二进制编码的十进制数。 输入中只允许一个有效信号。 数据比较器 数据比较器 一位数值比较器 一位数据比较器 带输入进位的一位数据比较器真值表 四位比较器真值表 输出端的逻辑表达式 逻辑图 加法器　 实现二进制数加法运算的电路称为加法器． 按进位信号产生的方法不同，可分为串行加法器和并行加法器。 按是否考虑低位信号，分为全加器和半加器。 串行加法器 串行加法器电路 Si和Ci的逻辑表达式： 　　Si=Ai⊕Bi⊕Ci-1????Ci=AiBi+AiCi-1+BiCi-1 =AiBi+(Ai⊕Bi)Ci-1 =（（AiBi）’（(Ai⊕Bi)Ci-1）’）’ 逻辑图  并行加法器（74LS283） 初始输入 A=A4 A3 A2A1；??? B=B4B3B2B1； C0； 根据串行加法器：输出 ? S1=A1⊕B1⊕C0 ；?? C1=A1B1+(A1⊕B1)C0? S2=A2⊕B2⊕C1 ?；? C2=A2B2+(A2⊕B2)C1???S3=A3⊕B3⊕C2 ?； C3=A3B3+(A3⊕B3)C2???S4=A4⊕B4⊕C3 ；?? C4=A4B4+(A4⊕B4)C3??令 Gi=AiBi ； Pi=Ai ⊕ Bi 得 Ci=Gi+PiCi-1??? 采用递推方法，得C1=G1+P1C0C2=G2+P