3数字集成电路设计第三讲精要.pptx

数字集成电路设计第三讲：CMOS集成电路的物理结构与制造工艺今天的话题集成电路里面的“工艺层级”概念MOSFET电路的物理结构CMOS电路的层级与物理结构FET阵列设计CMOS集成电路的制造3DesignAbstractionLevelsn+n+SGD+DEVICECIRCUITGATEMODULESYSTEM0.35微米工艺、22nm工艺、16nm工艺，这些长度单位指的是什么？课前问题FabricationandLayoutSlide5今天的课程简介集成电路:很多个晶体管在一个芯片上.VeryLargeScaleIntegration(VLSI):非常多的晶体管MetalOxideSemiconductor(MOS)晶体管快速,低成本,低功率的晶体管CMOS（互补型）:n-与p-type的互补今天的工作：教会每个人做一个CMOS集成电路！基本的CMOS逻辑门电路的物理实现晶体管的物理设计与工艺实现剩下的课程：如何做一个好的集成电路今天的话题集成电路里面的“材料层级”概念集成电路的物理结构1.互连线与互连线延迟2.MOSFET的物理结构CMOS电路的层级与物理结构FET阵列设计CMOS集成电路的制造不同材料层级的多层叠加集成电路里的材料层级物理设计:硅集成电路可以看成是一组形成图形的材料（工艺）层级的复杂集合体。金属Metal(铜或者铝）绝缘体Insulator(二氧化硅即石英玻璃）半导体Semiconductor（硅元素)最简单的例子：两层材料层分层实现！！！Figure3.1Twoseparatemateriallayers三维结构与表现形式Figure3.2Layersafterthestackingprocessiscompleted两根导线：顶视图与侧视图对结构的表现侧视图显示工艺层级结构绝缘层将两个金属层分开，形成电气差异顶视图表示电路图形(Pattern)(a)Sideview(b)Topview三维结构与表现形式Figure3.3Additionofanotherinsulatorandasecondmetallayer增加一根不相连的导线1.覆盖一层绝缘层2.化学机械平坦化（英语：Chemical-MechanicalPlanarization,CMP）3.增加金属层M2增加一层金属层M2：顶视图不显示绝缘体，但是M1/M2不相连！叠放顺序不由电路设计者决定，由制造工艺决定(a)Sideview(b)Topview今天的话题集成电路里面的“材料层级”概念集成电路的物理结构1.互连线与互连线延迟2.MOSFET的物理结构CMOS电路的层级与物理结构FET阵列设计CMOS集成电路的制造从最简单的讲起：互连线的电阻与电容从线电阻到互连线延迟逻辑门之间通过图形（Pattern）化的金属线实现互连。互联线（Interconnect)不可能是理想的信号传递受到金属材料物理性质与尺寸的直接影响欧姆定律线电阻Rline:不可避免的寄生（parasitic）电气特性希望线电阻约小越好Figure3.4Symbolforalinearresistor(3.1)从最简单的讲起：互连线的电阻与电容线电阻Rline的大小Figure3.5Geometryofaconductingline(3.2)(3.3)(3.5)(3.4)(:conductivity导电率)(:resistivity电阻率)(电阻率、线长、截面积)薄层电阻模型在这个公式里哪些元素是工艺决定的？金属层厚度t和导电率当l=w(3.6)(a)Top-viewgeometry薄层电阻模型n个薄层电阻RsFigure3.6Top-viewgeometryofapatternedline(a)Top-viewgeometry(b)Sheetresistancecontributions互连线电容互连线同时也具有电容性电容存在于任意两个被“电气”分开的导体之间二氧化硅绝缘层分开了连接线层与半导体衬底层回忆一下平板电容的结构(3.13)Figure3.8GeometryforcalculatingthelinecapacitanceFigure3.7Circuitsymbolforacapacitor互连线时间延迟互连线寄生电阻Rline[Ω]和电容Cline[F]时间常数电路延迟互连线时间延迟互连线延迟的具体体现计算互连线延迟与薄层电阻Rs带来的互连线延迟0到1变化滞后一个VLSI高速工艺很多都是围绕降低互连线延迟来进行改进的在高速VLSI芯片设计里将有更详细的介绍Figure3.9Timedelayduetotheinterconnecttimeconstant(b)Circuitmodel今天的话题集成电路里面的“材料层级”概念集成电路的物理结构1.互连线与互连线延迟2.M