第3章组合电路的vhdl设计二.pptVIP

3.3 四选一多路选择器及其VHDL描述 3.3.1 四选一多路选择器及CASE语句表述方式 a、b、c、d：输入端口 s1、s0：通道选择控制信号 y: 输出端口 电路模型 时序波形图 3.3 四选一多路选择器及其VHDL描述 3.3.1 四选一多路选择器及CASE语句表述方式 3.3 四选一多路选择器及其VHDL描述 3.3.2 CASE语句 case 语句属于顺序语句，因此必须放在进程语句Process中使用。 When条件句中的选择值或标识符所代表的的值必须在Case表达式范围内，且数据类型匹配。 除非所有选择值或标识符的值能完全覆盖Case语句中表达式的取值，否则必须在最末一行加上When other = 顺序语句，NULL表示不作任何操作。 选择值或标识符不能重复 3.3 四选一多路选择器及其VHDL描述 3.3.2 CASE语句 Case语句多条件选择值可以有4种不同的表达方式 单个普通值 数值选择范围 并列数值 混合方式 3.3 四选一多路选择器及其VHDL描述 3.3.2 CASE语句 下例给出了Case语句使用中几种容易发生的错误 标准逻辑矢量（std_logic_vector）类